一种低寄生电容的双向SCR静电放电保护结构

摘要

本专利公开了一种基于SCR(Silicon Controlled Rectifier)的静电放电(Electrostatic Discharge，ESD)保护结构，这种ESD保护结构保护电子电路免受ESD损坏。该ESD保护结构包括一种NPNPN形式的双向SCR器件，此双向SCR器件包括两个对称的NMOS管，这两个NMOS的漏区通过N阱相连接，这两个NMOS管分别形成于被深N阱隔离出的P阱中，其中一个NMOS的栅、源区和衬底连接被保护的电子电路的一端，另外一个NMOS的栅、源区和衬底连接被保护的电子电路的另外一端，这两个NMOS管和连接它们漏区的N阱形成NPNPN形式的双向SCR，提供这两端之间的ESD防护。

主权项

一种双向SCR静电放电保护结构，对集成电路芯片提供ESD保护，其特征在于双向SCR静电放电保护结构包括双向SCR器件，其中，所述双向SCR器件包括P型衬底(1)，P型衬底(1)内设有深N阱(2)，深N阱(2)上设有P阱，P阱包括对称的第一P阱(5a)和第二P阱(5b)，第三P阱(7)和第四P阱(8)，其中第一P阱(5a)和第二P阱(5b)位于外侧，第三P阱(7)和第四P阱(8)位于内侧，P阱侧面注有与P阱结深相同的N阱，其中第一P阱(5a)和第三P阱(7)间是第一N阱(6a)，第二P阱(5b)和第四P阱(8)间是第二N阱(6b)，第三P阱(7)和第四P阱(8)间是第三N阱(6c)，为了隔离P型衬底(1)和深N阱(2)内的P阱，在P型衬底(1)和深N阱(2)间设置环形N阱(4)，环形N阱(4)外侧设有环形P阱(3)；第三P阱(7)内设有第一P+注入区(11)、第一N+注入区(13)和第二N+注入区(15)，第一N+注入区(13)和第二N+注入区(15)之间的第三P阱(7)上方具有第一多晶硅区(17)，第一多晶硅区(17)和第三P阱(7)之间具有绝缘层，其中第二N+注入区(15)位于内侧，第一N+注入区(13)位于外侧，第一P+注入区(11)位于第一N+注入区(13)的外侧，第二N+注入区(15)位于第三P阱(7)顶部和第三N阱(6c)顶部相连接的区域；第四P阱(8)内设有第二P+注入区(12)、第三N+注入区(14)和第四N+注入区(16)，第三N+注入区(14)和第四N+注入区(16)之间的第四P阱(8)上方具有第二多晶硅区(18)，第二多晶硅区(18)和第四P阱(8)之间具有绝缘层，其中第四N+注入区(16)位于内侧，第三N+注入区(14)位于外侧，第二P+注入区(12)位于第三N+注入区(14)的外侧，其中第四N+注入区(16)位于第四P阱(8)顶部和第三N阱(6c)顶部相连接的区域；环形N阱(4)顶部设有第五N+注入区(10)，第五N+注入区(10)通过金属和集成电路芯片中的高电位相连；第一P+注入区(11)、第一N+注入区(13)和第一多晶硅区(17)通过金属导线与被保护的集成电路芯片的端口(19)相连；第二P+注入区(12)、第三N+注入区(14)和第二多晶硅区(18)通过金属导线与被保护的集成电路芯片的地线(20)相连；环形P阱(3)顶部和环形N阱(4)顶部相连的区域，第一P+注入区(11)和第五N+注入区(10)之间，第二N+注入区(15)和第四N+注入区(16)之间，第二P+注入区(12)和第五N+注入区(10)之间覆盖浅槽隔离层。