地址产生

摘要

本发明描述由集成电路(100)进行的地址产生。一方面大体上涉及地址产生器(220)，其具有第一和第二处理单元(310、320)。所述第二处理单元(320)经耦合以从所述第一处理单元(310)接收级输出，且经配置以提供地址输出。所述级输出处于第一范围内，且所述地址输出处于第二范围内。对于为K的块大小，所述第一范围为从‑K到‑1，且所述第二范围为从0到K‑1。

主权项

一种地址产生器，其包含：第一处理单元，其包含第一加法器和减法器，其中所述第一加法器的输出经耦合到第一寄存器，其中所述第一寄存器的输出经耦合到所述减法器的第一输入，且响应于符号位，透过第一多路复用器来选择将空值或为K的块大小提供给所述减法器的第二输入，且所述减法器的负的范围内的输出经耦合到第二寄存器，其中所述第一寄存器和所述第二寄存器使得第一地址序列和第二地址序列能够一起产生；其中所述第一加法器包含具有第一可加载输入的可加载加法器；第二处理单元，其经耦合以在第二加法器处直接从所述第一处理单元接收级输出且包含第三寄存器，所述第三寄存器经耦合到所述第二加法器的输出，其中所述第二处理单元经配置以提供正的范围内的地址输出，其中所述第二加法器包含具有第二可加载输入的可加载加法器；其中所述第二处理单元包含经耦合以接收所述为K的块大小的第二多路复用器，其中所述第二多路复用器使得所述为K的块大小能够加到所述第二加法器的所述输出；其中第三加法器经耦合到所述第三寄存器的输出，且第四寄存器经耦合到所述第三加法器的输出；时钟信号，提供给所述第一、第二、第三和第四寄存器中的每一个寄存器；其中来自所述第二处理单元的所述地址输出直接被反馈到所述第二处理单元的所述第二加法器；其中所述第二处理单元的所述第二加法器经耦合以将被反馈的所述地址输出加到所述级输出；其中对于所述为K的块大小，所述级输出处于从‑K到‑1的第一范围内，且如果所述第三寄存器的所述输出为负值，则透过所述第二多路复用器来选择所述为K的块大小，使得所述地址输出处于从0到K‑1的第二范围内；且其中所述第一、第二、第三和第四寄存器包含边沿触发式触发器，所述边沿触发式触发器用以在所述时钟信号的交替边沿上产生所述第一地址序列和所述第二地址序列；其中在对于所述第一地址序列的所述时钟信号的初始周期期间，第一初始化值提供给所述第一加法器的所述第一可加载输入，作为所述第一加法器的初始有效输出，且第二初始化值提供给所述第二加法器的所述第二可加载输入，作为所述第二加法器的初始有效输出；其中在对于所述第二地址序列的所述时钟信号的另一个周期期间，第三初始化值提供给所述第一加法器的所述第一可加载输入，作为所述第一加法器的初始有效输出，且第四初始化值提供给所述第二加法器的所述第二可加载输入，作为所述第二加法器的初始有效输出。