存储器地址转译

摘要

本发明包含用于存储器地址转译的装置、系统及方法。一个或一个以上实施例包含存储器阵列及耦合到所述阵列的控制器。所述阵列包含具有多个记录的第一表，其中每一记录包含多个项目，其中每一项目包含对应于存储于所述阵列中的数据区段的物理地址及逻辑地址。所述控制器包含具有多个记录的第二表，其中每一记录包含多个项目，其中每一项目包含对应于所述第一表中的记录的物理地址及逻辑地址。所述控制器还包含具有多个记录的第三表，其中每一记录包含多个项目，其中每一项目包含对应于所述第二表中的记录的物理地址及逻辑地址。

主权项

一种用于地址转译的存储器装置(201)，其包括：存储器阵列(100、200)，其中所述阵列(100、200)包含具有多个记录(352‑0、352‑1、…、352‑D)的第一表(232、332)，其中每一记录(352‑0、352‑1、…、352‑D)包含多个项目(354‑1、354‑2、…、354‑E)，其中每一项目(354‑1、354‑2、…、354‑E)包含对应于存储于所述阵列(100、200)中的数据区段的物理地址及逻辑地址；及控制器(230)，其耦合到所述阵列(100、200)且包含：存储所述第一表(232、332)中的所述多个记录(352‑0、352‑1、…、352‑D)的一者或一者以上的高速缓冲存储器(234)；第二表(236)，其具有：多个记录(462‑0、462‑1、…、462‑D)，其中每一记录(462‑0、462‑1、…、462‑D)包含多个项目(464‑1、464‑2、…、464‑E)，其中每一项目(464‑1、464‑2、…、464‑E)包含对应于所述第一表(232、332)中的记录(352‑0、352‑1、…、352‑D)的物理地址及逻辑地址；及额外多个记录，所述额外多个记录中的每一个包括多个项目，其中每一项目包含对应于所述高速缓冲存储器(234)中的记录的物理地址及逻辑地址；及第三表(242、542)，其具有多个记录(572‑0、572‑1、…、572‑D)，其中每一记录(572‑0、572‑1、…、572‑D)包含多个项目(574‑1、574‑2、…、574‑E)，其中每一项目(574‑1、574‑2、…、574‑E)包含对应于所述第二表(236)中的记录(462‑0、462‑1、…、462‑D)的物理地址及逻辑地址。