一种DRAM时钟同步系统

摘要

本实用新型公开一种DRAM时钟同步系统，包括接收器、DLL延迟链、DLL鉴相器和DLL控制电路；输入时钟信号线连接接收器的输入端和DLL鉴相器的第一输入端，接收器的输出端通过DLL延迟链的输入端；DLL延迟链的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLL控制电路连接DLL延迟链。本实用新型取消了现有技术中能够引起同步误差的反馈电路，将输入时钟和输出时钟dps直接进入DLL鉴相器，当DLL锁定后，DLL鉴相器的两个输入时钟的上升沿对齐，即输入时钟和输出时钟的上升沿对齐。本实用新型由于没有反馈电路，所以也不存在延迟时间匹配的问题，只要DLL能够正确锁定，则满足系统时钟同步的要求。

主权项

一种DRAM时钟同步系统，其特征在于，包括接收器、DLL延迟链、DLL鉴相器和DLL控制电路；输入时钟信号线连接接收器的输入端和DLL鉴相器的第一输入端，接收器的输出端连接DLL延迟链的输入端；DLL延迟链的输出端连接时钟树，时钟树的输出端连接若干发送器OCD；若干发送器OCD中的一个的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLL控制电路连接DLL延迟链。