基于令牌桶的模拟总线有效带宽的仿真组件及方法

摘要

本发明公开了一种基于令牌桶的模拟总线有效带宽的仿真组件及方法，涉及EDA验证技术领域。该仿真组件包括：写侧延迟计算模块、写侧令牌控制模块、读侧延迟计算模块以及读侧令牌控制模块其中，写侧延迟计算模块，用于计算写侧写入一拍数据所需要的延迟周期；写侧令牌控制模块，用于每当延迟写侧计算的延迟周期后，在有写请求时，增加令牌桶内的令牌数量；读侧延迟计算模块，用于计算读侧读出一拍数据所需要的延迟周期；读侧令牌控制模块，用于每当延迟读侧计算的延迟周期后，在有读请求来临且总线可以输出数据时，输出数据并减少令牌桶内的令牌数量。本发明能在精确性、灵活性、重用性以及均匀性方面均满足越来越复杂的总线验证需求。

主权项

一种基于令牌桶的模拟总线有效带宽的仿真组件，其特征在于：该仿真组件包括写侧延迟计算模块、写侧令牌控制模块、读侧延迟计算模块以及读侧令牌控制模块；所述写侧延迟计算模块用于：根据写侧设置的总线所承载业务的带宽、数据宽度以及当前总线所承载业务的带宽偏差计算出写侧写入一拍数据所需要的延迟周期；所述写侧令牌控制模块用于：每当延迟写侧计算的延迟周期后，在有写请求时，根据数据宽度将当前令牌桶内的令牌数量进行相应增加；所述令牌桶内的令牌数量与数据量对应，通过对令牌桶内令牌数量的动态调整模拟总线数据有效信号占空比；所述读侧延迟计算模块用于：根据读侧设置的时钟频率以及当前总线时钟的频偏计算出读侧读出一拍数据所需要的延迟周期；所述读侧令牌控制模块用于：每当延迟读侧计算的延迟周期后，在有读请求来临且总线可以输出数据时，进行数据的输出，并在输出数据后，根据读侧设置的总线宽度将当前令牌桶内的令牌数量进行相应减少。