存储器控制元件

摘要

本发明公开了一种存储器控制元件，用以控制一主要控制器以及一次要控制器对一快闪存储器进行存取。一汇流排切换器分别透过第一、第二及第三串列周边接口汇流排耦接于上述主要控制器、上述次要控制器以及上述快闪存储器。一选择单元选择性地将上述第三串列周边接口汇流排耦接至上述第一串列周边接口汇流排以及上述第二串列周边接口汇流排之一者。当上述汇流排切换器经由上述第一串列周边接口汇流排接收到来自上述主要控制器的一存取请求时，上述选择单元将上述第三串列周边接口汇流排耦接至上述第一串列周边接口汇流排。

主权项

一种存储器控制元件，用以控制一主要控制器以及一次要控制器对一快闪存储器进行存取，其特征在于，所述的存储器控制元件包括：一汇流排切换器，分别透过第一、第二及第三串列周边接口汇流排耦接于所述的主要控制器、所述的次要控制器以及所述的快闪存储器，包括：一选择单元，用以选择性地将所述的第三串列周边接口汇流排耦接至所述的第一串列周边接口汇流排以及所述的第二串列周边接口汇流排之一者；其中当所述的汇流排切换器经由所述的第一串列周边接口汇流排接收到来自所述的主要控制器的一第一存取请求时，所述的选择单元将所述的第三串列周边接口汇流排耦接至所述的第一串列周边接口汇流排，以便将来自所述的主要控制器之一第一芯片选择信号、一第一时脉信号以及一第一主输出从输入信号传送至所述的快闪存储器，以对所述的快闪存储器进行存取，其中所述的第一存取请求系由所述的第一芯片选择信号所提供，所述的第一时脉信号的频率与所述的快闪存储器的时脉信号的频率相同；所述的主要控制器的一第一主输入从输出信号以及所述的次要控制器的一第二主输入从输出信号系直接由所述的快闪存储器的一输出信号所提供，且不经由所述的第一、第二及第三串列周边接口汇流排；其中，所述的第一主输出从输入信号包括一指令信息以及一位址信息，以及所述的汇流排切换器更包括：一第一处理单元，耦接于所述的第一串列周边接口汇流排以及所述的选择单元之间，用以当透过所述的第一串列周边接口汇流排接收到来自所述的主要控制器的所述的第一存取请求时，将所述的第一芯片选择信号、所述的第一时脉信号以及所述的第一主输出从输入信号进行延迟，并将对应于所述的指令信息的所述的第一主输出从输入信号以及所述的第一时脉信号的时序进行调整，使得由所述的第一处理单元传送至所述的快闪存储器的对应于所述的位址信息的所述的第一主输出从输入信号以及所述的第一时脉信号的时序同步于由所述的主要控制器传送至所述的第一处理单元的对应于所述的位址信息的所述的第一主输出从输入信号以及所述的第一时脉信号的时序；一第二处理单元，耦接于所述的第一处理单元以及所述的选择单元之间，用以对欲传送至所述的选择单元的所述的第一时脉信号的工作周期进行调整。