高压ESD保护结构

摘要

本发明公开了高压ESD保护结构，属于半导体静电保护的技术领域。高压ESD保护结构，包括：P衬底，扩散在P衬底内部的BN埋层，形成于BN埋层上表面的P外延层，制作在P外延层上的NMOS管，P外延层上有若干N阱，每两个相邻的N阱与P外延层围成一个NMOS管的制作区域，每个NMOS管的制作区域内都有：第一N+扩散区域、第二N+扩散区域、P+扩散区域以及多晶。本发明涉及的高压ESD保护电路具有较强的电流泄放能力和耐压能力，同时又具有较高的触发电压和维持电压，使得集成电路在工作时即使遇到异常状态也不会发生闩锁现象，大大提高了电路的可靠性。

主权项

高压ESD保护结构，包括：P衬底，扩散在P衬底内部的BN埋层，形成于BN埋层上表面的P外延层，制作在P外延层上的NMOS管，其特征在于：所述P外延层上有a个N阱，每两个相邻的N阱与P外延层围成一个NMOS管的制作区域，a为大于2的正整数，每个NMOS管的制作区域内都有：第一N+扩散区域、第二N+扩散区域、P+扩散区域以及多晶，其中，所述第一N+扩散区域的正下方光刻有P基区，第二N+扩散区域以及P+扩区域均与多晶短接，所述第一N+扩散区域与P基区形成第一内部击穿二极管，所述BN埋层通过a个N阱与第一N+扩散区域连接；第i个NMOS管制作区域内的第一N+扩散区域，与第i‑1个NMOS管制作区域内的多晶短接，i为大于1且小于a的正整数；所述BN埋层与a个N阱构成所述高压ESD保护结构的隔离环，第1个NMOS管制作区域内的第一N+扩散区域作为所述高压ESD保护结构的正端，第a‑1个NMOS管制作区域内第二N+扩散区域、P+扩区域、多晶的短接点作为所述高压ESD保护结构的负端。