一种静态随机存储单元

摘要

本发明公开一种静态随机存储单元，包括：第一至第四上拉管、第一至第四下拉管、第一至第四负载管，以及第一至第四门管。本发明的静态随机存储单元在传统的DICE结构基础上，在下拉管漏极与上拉管漏极之间增加负载管，由于负载管的阈值电压为负值，则在无软错误的情况下，负载管一直为导通状态，保持存储信息；在有软错误的情况下，负载管与冗余结构的反馈机制，可恢复存储信息。本发明具有抗软错误能力强、稳定性高、低功耗且与商用逻辑工艺兼容的优点。

主权项

一种静态随机存储单元，其特征在于，包括：第一至第四上拉管P0至P3、第一至第四下拉管N0至N3、第一至第四负载管ND0至ND3，以及第一至第四门管NG0至NG3，其中，第一至第四上拉管P0至P3是PMOS管，第一至第四下拉管N0至N3是NMOS管，第一至第四负载管ND0至ND3是阈值电压为负的NMOS管；第一门管NG0、第三门管NG2栅极受字线WL控制，漏极与位线BL相连，第一门管NG0源极与第一下拉管N0漏极相连，第三门管NG2源极与第三下拉管N2漏极相连；第二门管NG1、第四门管NG3栅极受字线WL控制，漏极与位线BLn相连，第二门管NG1源极与第二下拉管N1漏极相连，第四门管NG3源极与第四下拉管N3漏极相连；第一下拉管N0、第三下拉管N2栅极分别与第三上拉管P2、第一上拉管P0栅极相连，第一下拉管N0漏极与第四下拉管N3栅极相连，第三下拉管N2漏极与第二下拉管N1栅极相连，源极与VSS相连；第二下拉管N1、第四下拉管N3栅极分别与第四上拉管P3、第一上拉管P1栅极相连，第二下拉管N1漏极与第一下拉管N0栅极相连，第四下拉管N3漏极与第三下拉管N2栅极相连，源极与VSS相连；第一上拉管P0、第三上拉管P2栅极分别与第三下拉管N2、第一下拉管N0栅极相连，第一上拉管P0漏极与第一负载管ND0漏极相连，第三上拉管P2漏极与第三负载管ND2漏极相连，源极受电源电压VDD控制；第二上拉管P1、第四上拉管P3栅极分别与第四下拉管N3、第二下拉管N1栅极相连，第二上拉管P1漏极与第二负载管ND1漏极相连，第四上拉管P3漏极与第四负载管ND3漏极相连，源极受电源电压VDD控制；第一负载管ND0栅极与第三门管NG2源极相连，源极与第一下拉管N0漏极、第四下拉管N3栅极相连，漏极与第一上拉管P0漏极相连；第二负载管ND1栅极与第四门管NG3源极相连，源极与第二下拉管N1漏极、第一下拉管N0栅极相连，漏极与第二上拉管P1漏极相连；第三负载管ND2栅极与第一门管NG0源极相连，源极与第三下拉管N2漏极、第二下拉管N1栅极相连，漏极与第三上拉管P2漏极相连；第四负载管ND3栅极与第二门管NG1源极相连，源极与第四下拉管N3漏极、第三下拉管N2栅极相连，漏极与第四上拉管P3漏极相连。