用于在闪速存储器中的擦除禁止的时域斜坡率控制

摘要

当在具有NAND类型的结构的闪速型非易失性存储器进行擦除时，呈现了用于在选择的字线、可编程选择晶体管的选择线或这些的某种组合上禁止擦除的技术。沿着选择的控制线的电压初始地以在相应的输入线上的电平斜升，但是然后通过与阱结构电容耦合使其电压升高到擦除禁止电平。这些输入信号的电平随施加到阱结构的擦除电压斜升，但是具有基于控制线和阱之间的耦合比的延迟。

主权项

一种非易失性存储器电路，包括：一串多个串联连接的可编程阈值晶体管，被形成在公共沟道结构上；多个控制线，沿着所述多个控制线连接所述可编程阈值晶体管的控制栅极；驱动器电路，可连接到所述控制线以及可连接到所述沟道结构；多个输入线，连接到所述驱动器电路；多个共同控制的译码晶体管，通过其所述驱动器电路可选择地通过所述输入线可连接到所述控制线；以及译码器电路，可连接到所述译码晶体管的控制栅极，其中所述输入线的每一个通过所述译码晶体管中的相应的一个译码晶体管而连接到所述控制线中的相应的一个，其中，当对所述串进行擦除操作时，所述译码电路将选择电压施加到所述共同控制的译码晶体管的栅极，并且，其中，通过所述译码晶体管导通，所述驱动电路：将擦除使能电压施加到通过所述译码晶体管中的相应的译码晶体管而连接到被选择用于擦除的可编程阈值晶体管的控制栅极的所述输入线，将斜升到擦除电平的电压施加到所述沟道结构，并且对于被选择为不被擦除的多个可编程阈值晶体管，将擦除禁止电压施加到通过所述译码晶体管中的相应的译码晶体管而连接的所述输入线，其中在延迟之后，所述擦除禁止电压随施加到所述沟道结构的电压而斜升到足以截止所述译码晶体管中的相应的译码晶体管的电平，其中延迟的量是取决于在施加所述擦除禁止电压的所述串中的所述可编程阈值晶体管的位置的多个值之一。