DDR3接口中的FPGA设备的复位、读写校准方法及设备

摘要

本发明涉及一种DDR3接口中的FPGA设备的复位、读写校准方法及设备。一种DDR3接口中的FPGA设备，通过FPGA设备作为DDR3系统中的DDR3 memory一侧，FPGA根据DDR3控制器的复位、写校准、读校准命令，完成DDR3读写操作前的初始化，包括锁相环模块、命令译码模块、地址转换模块、数据处理模块、数据存储模块。本发明扩展了FPGA功能，将FPGA作为DDR3系统的DDR memory一侧，实现了DDR3控制器的复位、读写校准的功能；并且，通过本发明记载的FPGA的实现方案，保证了FPGA和DDR3控制器之间的正确通信。

主权项

一种DDR3接口中的FPGA设备，通过FPGA设备作为DDR3系统中的DDR3 memory一侧，FPGA根据DDR3控制器的复位、写校准、读校准命令，完成DDR3读写操作前的初始化，其特征在于，所述FPGA设备包括锁相环模块、命令译码模块、地址转换模块、数据处理模块、数据存储模块，其中：锁相环模块，用于接收DDR3控制器的信息发送端口的时钟信号，并将接收到的时钟信号进行相位和频率调整后作为命令译码模块、地址转换模块、数据处理模块和数据储存模块的时钟信号；命令译码模块，用于根据DDR3控制器的信息发送端口的时钟信号，对来自DDR3控制器的操作命令进行译码，将译码后的操作命令发送到数据处理模块；地址转换模块，用于在接收到来自DDR3控制器的操作命令后，根据DDR3控制器的信息发送端口的时钟信号，将来自DDR3控制器的外部输入地址转换为FPGA设备内部存储地址；数据处理模块，用于接收命令译码模块的操作命令，根据操作命令进行复位、写校准、读校准、ZQ校准操作、写操作和读操作；数据存储模块，用于存储数据。