| 主权项 |
一种可降低运算放大器功耗的开关电容偏置电路，其特征在于包括：P型电流源管偏置单元SCP；所述P型电流源管偏置单元SCP包括第一NMOS管(101)、第二NMOS管(102)、第三NMOS管(103)、第四NMOS管(104)、第一PMOS管(121)、第二PMOS管(122)、第三PMOS管(123)、第一电荷存储电容(111)、第二电荷存储电容(112)、第三电荷存储电容(113)、第一等效寄生电容(131)、第一时钟信号CK1和第三时钟信号CK1N、第二时钟信号CK2和第四时钟信号CK2N；第一偏置信号VP，第二偏置信号VREF；第一NMOS管(101)的源级连接第一偏置信号VP，第一NMOS管(101)的栅级连接第一时钟信号CK1，第一NMOS管(101)的漏级连接第二NMOS管(102)的源级，第一NMOS管(101)的漏级和第二NMOS管(102)的源级同时连接第一电荷存储电容(111)的上极板，第一电荷存储电容(111)的下极板连接电源VDD；第二NMOS管(102)的栅级连接第三时钟信号CK1N，第二NMOS管(102)的漏级和第三电荷存储电容(113)的下极板同时连接输出端VPOUT，第一等效寄生电容(131)的上级板连接输出端VPOUT，第一等效寄生电容(131)的下级板接地GND；第三电荷存储电容(113)的上极板连接第三PMOS管(123)的漏级和第四NMOS管(104)的漏级；第三PMOS管(123)的源级连接电源VDD，第三PMOS管(123)的栅级、第四NMOS管(104)的栅端、第二PMOS管(122)的栅级连接同时连接时钟输入信号CK2N；第二PMOS管(122)的源级连接第二偏置信号VREF，第二PMOS管(122)的漏级与第一PMOS管(121)的漏级共同连接第二电荷存储电容(112)的上级板；第一PMOS管(121)的源级连接电源VDD，第一PMOS管(121)的栅级和第三NMOS管(103)的栅端共同连接第二时钟信号CK2；第三NMOS管(103)的漏端和第四NMOS管(104)的源端共同连接第二电荷存储电容(112)的下级板；第一时钟信号CK1和第二时钟信号CK2为高电平，第三时钟信号CK1N和第四时钟信号CK2N为低电平，即采样相时：第一NMOS管(101)、第三NMOS管(103)、第二PMOS管(122)、第三PMOS管(123)导通，第二NMOS管(102)、第一PMOS管(121)、第四NMOS管(104)关断；第一偏置信号VP对第一电荷存储电容(111)充电，第二偏置信号VREF对第二电荷存储电容(112)的上极板充电，第二电荷存储电容(112)的下极板下拉接地；第三电荷存储电容(113)的上极板上拉至电源VDD，下极板接输出端VPOUT；第一等效寄生电容(131)下极板接地，上级板接输出端VPOUT，输出端VPOUT输出电压VPOUTA；第一时钟信号CK1和第二时钟信号CK2为低电平，第三时钟信号CK1N和第四时钟信号CK2N为高电平，即保持相时：第二NMOS管(102)、第一PMOS管(121)、第四NMOS管(104)导通，第一NMOS管(101)、第三NMOS管(103)、第二PMOS管(122)、第三PMOS管(123)关断，第一电荷存储电容(111)上级板积累的电荷共享到第三电荷存储电容(113)的下极板和第一等效寄生电容(131)上极板上，输出电压VPOUTB。第二电荷存储电容(112)的上极板电压从第二偏置信号VREF跳接电源VDD，第二电荷存储电容(112)下极板电荷与第三电荷存储电容(113)上极板电荷共享；第一电荷存储电容(111)吸收由第一NMOS管(101)和第二NMOS管(102)关断时注入的电荷，在时钟控制顺序下抵消多于的电荷，避免了电荷注入效应；同时，对寄生电容进行分压，准确的输出两组所需的偏置电压VPOUTA和VPOUTB。 |
