运放对管失调扫描电路

摘要

本实用新型提供一种运放对管失调扫描电路，包括一个逻辑控制电路和一个运放主体电路；所述逻辑控制电路包括与门U1，D触发器D1、D2、D3、D4，锁存器S1；所述运放主体电路包括：PMOS管MP1～MP16；NMOS管MN1～MN13；非门U2和U3；非门U2的输入接SCAN_OVER信号，输出端为A节点接非门U3的输入端；非门U3的输出端为B节点；本实用新型的扫描电路，在启动初期，通过扫描运放对管的误差来调整对管的比例大小，以此消除对管的误差。这样当外部环境导致运放的误差量发生变化时，每次芯片启动都会进行相应的调整。同时本专利将扫描电路的支路与实际工作电路的支路通过分时复用的原则，让其各自工作时不会相互影响。

主权项

一种运放对管失调扫描电路，其特征在于，包括一个逻辑控制电路和一个运放主体电路；所述逻辑控制电路包括与门U1，D触发器D1、D2、D3、D4，锁存器S1；与门U1的两个输入端分别接SCAN信号和时钟信号CLK，输出端接D触发器D4的输入端，D触发器D4的Q端接D3的输入端，D触发器D3的Q端接D2的输入端，D触发器D2的Q端接D1的输入端；D触发器D4、D3、D2、D1的各使能端接使能控制信号EN；D触发器D4、D3、D2、D1的各Q端分别输出分频后的时钟信号CLK4、CLK3、CLK2、CLK1；锁存器S1的输入端接SCAN信号，时钟输入端接时钟信号CLK，使能端接使能控制信号EN，输出端输出SCAN_OVER信号；所述运放主体电路包括：PMOS管MP1～MP16；NMOS管MN1～MN13；非门U2和U3；非门U2的输入接SCAN_OVER信号，输出端为A节点接非门U3的输入端；非门U3的输出端为B节点；MP3的栅极作为运放的同相输入端，MP2的栅极作为运放的反相输入端；MP3～MP8的栅极连接在一起；MP3～MP7的源极连接在一起，并连接MP1的漏极和MP2的源极；MP7的漏极接MP8的源极；MP4、MP5、MP6、MP8的漏极分别接MN1、MN2、MN3、MN4的漏极；MP3的漏极、MN1、MN2、MN3、MN4的源极一起连接MN7的漏极；MN1、MN2、MN3、MN4的各栅极分别接时钟信号CLK1、CLK2、CLK3、CLK4；MP2的漏极接MN8的漏极；MP1的栅极、MP11和MP12的栅极、MN5和MN6的栅极、MN7和MN8的栅极分别接偏置电压VBP1、VBP2、VBN2、VBN1；MP1、MP9、MP10的源极接电源VDD；MP9和MP10的栅极相接并连接MP12的漏极；MP9和MP10的漏极分别接MP12和MP11的源极；MP12的漏极接MN5的漏极，MN5的源极接MN7的漏极，MN7的源极接地；MP11的漏极接MP13和MP15的源极以及MN9和MN11的漏极；MP13的漏极接MN9的源极，并连接MP14的源极和MN10的漏极；MP15的漏极接MN11的源极，并连接MP16的源极和MN12的漏极，并输出信号SCAN；MP15的漏极接MN13的漏极，MN13的源极接地；MN13的栅极接信号SCAN_OVER；MP14的漏极、MN10的源极、MP16的漏极、MN12的源极接MN16的漏极；MN16的源极接MN8的漏极；MN8的源极接地；MP13、MP14、MN11、MN12的栅极分别接非门U2的输出端A节点；MN9、MN10、MP5、MP16的栅极分别接非门U3的输出端B节点。