非时钟触发寄存器

摘要

本发明公开了一种非时钟触发寄存器，其包括：锁存器，其包括有输入端、输出端和控制端，在控制端为第一逻辑电平时，所述输入端的数据信号被传输至所述输出端，在所述控制端为第二逻辑电平时，所述锁存器的输出端输出的数据信号保持不变；触发电路，其包括接收请求信号的请求输入端、接收响应信号的响应输入端和与所述锁存器的控制端相连的输出端，在所述请求信号为有效且所述响应信号为无效时，所述触发电路输出第一逻辑电平，在所述请求信号为无效且所述响应信号为有效时，所述触发电路输出第二逻辑电平。本发明使用一组握手信号代替时钟信号，并且在此基础上设计了基于握手信号的非时钟触发寄存器，以消除时序电路的一系列缺点。

主权项

一种非时钟触发寄存器，其特征在于：其包括：锁存器，其包括有输入端、输出端和控制端，在控制端为第一逻辑电平时，所述输入端的数据信号被传输至所述输出端，在所述控制端为第二逻辑电平时，所述锁存器的输出端输出的数据信号保持不变；触发电路，其包括接收请求信号的请求输入端、接收响应信号的响应输入端和与所述锁存器的控制端相连的输出端，在所述请求信号为有效且所述响应信号为无效时，所述触发电路输出第一逻辑电平，在所述请求信号为无效且所述响应信号为有效时，所述触发电路输出第二逻辑电平，其中在所述请求信号变为有效一段时间后，所述响应信号变为有效，在所述请求信号变为无效一段时间后，所述响应信号变为无效，所述触发电路包括逻辑模块和锁存模块，所述锁存模块包括接收所述请求信号的输入端、控制端和与所述锁存器的控制端连接的输出端，所述逻辑模块包括有接收所述请求信号的第一输入端、接收所述响应信号的第二输入端和与所述锁存模块的控制端相连的输出端，在所述请求信号的逻辑电平与所述响应信号的逻辑电平不同时，所述逻辑模块输出一个逻辑电平的信号以使得所述锁存模块的输出端输出与其输入端相同逻辑电平的信号，在所述请求信号的逻辑电平与所述响应信号的逻辑电平相同时，所述逻辑模块输出另一个逻辑电平的信号以使得所述锁存模块的输出端输出的逻辑电平的状态不变。