发明名称 MEMORY CIRCUIT
摘要 제1 전계 효과 트랜지스터의 게이트에 제2 전계 효과 트랜지스터의 전류로의 일단이 접속된다. 제1 전계 효과 트랜지스터의 전류로의 일단에 자기 터널 접합 소자의 일단이 접속된다. 제1 전계 효과 트랜지스터의 전류로의 타단에 제1 제어 단자가 접속된다. 자기 터널 접합 소자의 타단에 제2 제어 단자가 접속된다. 제2 전계 효과 트랜지스터의 전류로의 타단에 제3 제어 단자가 접속된다.
申请公布号 KR20160058911(A) 申请公布日期 2016.05.25
申请号 KR20167010367 申请日期 2014.09.18
申请人 TOHOKU UNIVERSITY 发明人 OHSAWA TAKASHI;ENDOH TETSUO
分类号 G11C11/16;G11C13/00;G11C14/00 主分类号 G11C11/16
代理机构 代理人
主权项
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