一种基于与或非结构的可编程逻辑单元

摘要

本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一至至少一个第六pFET管，所述下拉网络nFET逻辑电路模块包括至少一个第一至至少一个第六nFET管。本发明采用可编程与或非门(NANDOR)作为基本AIC单元，相比于与非锥结构，信号所需通过的电路级数少，面积更小，速度可更快，通过调整管子参数在实现不同功能延时差异较小。

主权项

一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能，通过多级互连，可实现任何逻辑功能表达式；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一pFET管至至少一个第六pFET管；所述至少一个第一pFET管和至少一个第四pFET管的源极接电源，所述至少一个第一pFET管的漏极接至少一个第二pFET管的源极，所述至少一个第四pFET管的漏极接所述至少一个第五pFET管的源极，所述至少一个第二pFET的漏极接所述至少一个第三pFET管的源极，所述至少一个第五pFET管的漏极接所述至少一个第六pFET管的源极，所述至少一个第三pFET管和所述至少一个第六pFET管的漏极接信号线y端；其中，所述至少一个第四pFET管漏极与所述至少一个第一pFET管的漏极互连或者所述至少一个第四pFET管的漏极与至少一个第二pFET管的漏极互连，以将所述上拉网络pFET逻辑电路模块分成上下串联的两部分；所述至少一个第一pFET管至至少一个第三pFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第四pFET管至至少一个第六pFET管的栅极接所述第二输入数据和SRAM存储单元的输出控制信号中的一个。