集積回路の異なる階層上の、読取／書込ポートおよびアクセスロジックを有する３Ｄメモリセル

摘要

３Ｄ集積回路（ＩＣ）（３ＤＩＣ）階層間の３次元（３Ｄ）メモリセル分離が開示される。関連する３ＤＩＣ、３ＤＩＣプロセッサコア、及び方法もまた開示される。本明細書で開示される実施形態では、メモリブロックのメモリ読取アクセスポートは、３ＤＩＣの異なる階層においてメモリセルから分離される。３ＤＩＣは、より高いデバイス記録密度と、より低いインターコネクト遅延と、より低いコストとを達成する。このように、読取アクセスポートのための電源電圧を低くすることが可能となるように異なる電源電圧が読取アクセスポート及びメモリセルに提供され得る。メモリセル内の改善された静的ノイズマージン（ＳＮＭ）及び読取／書込（Ｒ／Ｗ）ノイズマージン（ＲＷＮＭ）が結果として提供され得る。エリアを増加させる、非分離メモリブロックの内部に複数の動力供給レールを設けることもまた回避され得る。【選択図】図４