| 发明名称 | 降低浮空埋层半导体器件漏电流的方法 | ||
| 摘要 | 本发明涉及一种降低浮空埋层半导体器件漏电流的方法。包括半导体衬底材料、第一外延层、分裂浮空埋层、第二外延层、侧壁掺杂深槽、被保护器件、表面结终端和划片道。其中，被保护器件、表面结终端处于第二外延层中，分裂浮空埋层位于第二外延层和第一外延层之间，侧壁掺杂深槽穿透第二外延层与分裂浮空埋层相连接；半导体衬底材料、第一外延层和第二外延层导电类型相同，分裂浮空埋层、侧壁掺杂深槽与半导体材料导电杂质类型相反。这种结构可以在保持双外延层的分裂浮空埋层半导体器件高耐压低导通电阻的同时，避免了常规浮空埋层器件划片道边缘漏电的缺点。 | ||
| 申请公布号 | CN103413822B | 申请公布日期 | 2016.05.18 |
| 申请号 | CN201310370379.0 | 申请日期 | 2013.08.22 |
| 申请人 | 中国电子科技集团公司第二十四研究所 | 发明人 | 谭开洲;唐昭焕;刘嵘侃;刘勇 |
| 分类号 | H01L29/06(2006.01)I;H01L29/861(2006.01)I;H01L21/329(2006.01)I | 主分类号 | H01L29/06(2006.01)I |
| 代理机构 | 代理人 | ||
| 主权项 | 一种降低浮空埋层半导体器件漏电流的半导体结构，包括：半导体材料(1)，第一外延层(2)，分裂浮空埋层(3)，第二外延层(4)，侧壁掺杂深槽(5)，被保护器件(6)，表面结终端(7)，划片道(8)；其特征在于：半导体材料(1)、第一外延层(2)、第二外延层(4)都是相同导电杂质类型，分裂浮空埋层(3)、侧壁掺杂深槽(5)与半导体材料(1)是相反导电杂质类型；被保护器件(6)和表面结终端(7)都处于第二外延层(4)中，分裂浮空埋层(3)位于第二外延层(4)和第一外延层(2)之间，侧壁掺杂深槽(5)穿透第二外延层(4)与分裂浮空埋层(3)相连接；分裂浮空埋层(3)自身间距不大于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的8％，侧壁掺杂深槽(5)与表面结终端(7)间距不小于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的25％，分裂浮空埋层(3)到侧壁掺杂深槽(5)左侧距离不小于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的25％，分裂浮空埋层(3)到侧壁掺杂深槽(5)右侧距离不小于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的30％；第一外延层位于半导体材料上，第二外延层位于第一外延层上。 | ||
| 地址 | 400060 重庆市南岸区南坪花园路14号24所 | ||