| 发明名称 |
半导体装置 |
| 摘要 |
明之课题系减小形成于配线层之导体之电阻。 本发明之绝缘膜ETS1形成于基板SUB上，由SiO(1-x)
Nx
(其中，在XRD之分析结果中，x＞0.5)构成。配线INC1形成于绝缘膜ETS1上，具有第1层ML1及第2层ML2。第1层ML1包含TiN、TaN、WN或RuN至少其中之一。第2层ML2形成于第1层ML1上，以电阻低于第1层ML1之材料、例如W形成。 |
| 申请公布号 |
TW201618259 |
申请公布日期 |
2016.05.16 |
| 申请号 |
TW104123350 |
申请日期 |
2015.07.20 |
| 申请人 |
瑞萨电子股份有限公司 |
发明人 |
小仓卓;宇佐美达矢;儿玉哲;上野秀一郎;伊藤聪;伊藤孝政 |
| 分类号 |
H01L23/482(2006.01);H01L23/485(2006.01) |
主分类号 |
H01L23/482(2006.01) |
| 代理机构 |
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代理人 |
周良谋;周良吉 |
| 主权项 |
一种半导体装置，包含有: 基板； 绝缘膜，其形成于该基板上，由SiO(1-x)
Nx
构成(其中，x＞0.1) ；及 配线，其形成于该绝缘膜上； 该配线具有第1层及形成于该第1层上之第2层，该第1层包含TiN、TaN、WN、或RuN至少其中之一，该第2层为W层。 |
| 地址 |
日本 |
