低失调带隙基准源电路及低失调缓冲电路

摘要

本发明提供低失调带隙基准源电路及低失调缓冲电路，其中，缓冲电路包括：运算放大器；连接于运算放大器的第二输入端与接地端之间的基准电压源，依次连接于运算放大器的输出端与接地端之间的第二电阻和第一电阻；依次连接于运算放大器的第一输入端与第二节点之间的第一电容和第一开关；连接于第一电容和第一开关之间的连接节点与第一节点之间的第二开关；连接于运算放大器的第一输入端与第一节点之间的第三开关；依次连接于运算放大器输出端与电压输出端之间的第四开关和第三电阻；连接于电压输出端与接地端之间的第二电容。与现有技术相比，本发明通过分时控制存储电容的连接，以降低运算放大器的输入失调电压对输出电压的影响。

主权项

一种带隙基准源电路，其特征在于，其包括：运算放大器(A1)；依次串联于运算放大器(A1)的输出端与接地端(GND)之间的第三电阻(R3)、第一电阻(R1)和第一双极型晶体管(Q1)，依次串联于所述运算放大器(A1)的输出端与接地端(GND)之间的第二电阻(R2)和第二双极型晶体管(Q2)，第一双极晶体管(Q1)的基极与其集电极相连，第二双极型晶体管(Q2)的基极与其集电极相连，第三电阻(R3)和第一电阻(R1)之间的连接节点为第一节点(VN)，第二电阻(R2)和第二双极型晶体管(Q2)之间的连接节点为第二节点(VP)；依次连接于第二节点(VP)与运算放大器(A1)的第一输入端之间的第二开关(K2)和第三开关(K3)，且运算放大器(A1)的第一输入端与所述第一节点(VN)相连；连接于第二节点(VP)与运算放大器(A1)的第二输入端之间的第一开关(K1)；连接于第二开关(K2)和第三开关(K3)之间的连接节点与运算放大器(A1)的第二输入端之间的第一电容(C1)；依次连接于运算放大器(A1)输出端与基准电压输出端(VREF)之间的第四开关(K4)和第四电阻(R4)；连接于基准电压输出端(VREF)与接地端(GND)之间的第二电容(C2)，第一开关(K1)和第三开关(K3)的控制端都与第一时钟信号(CLKA)相连，第二开关(K2)和第四开关(K4)的控制端都与第二时钟信号(CLKB)相连，当第一时钟信号(CLKA)控制第一开关(K1)和第三开关(K3)导通时，第二时钟信号(CLKB)控制第二开关(K2)和第四开关(K4)关断；当第二时钟信号(CLKB)控制第二开关(K2)和第四开关(K4)导通时，第一时钟信号(CLKA)控制第一开关(K1)和第三开关(K3)关断。