一种三维芯片中的布线路径优化方法

摘要

本发明涉及一种三维芯片中的布线路径优化方法，基于哈密顿最小路径的原理，采用多次迭代不断优化的方法，能够有效实现缩短布线距离、提高布线效率，节省成本，并且减小器件的功率损耗等效果。本发明提供的上述方法，针对分布密集、单元面积小的硅通孔进行放置布线，经过试验仿真，本发明提供的上述方法能够减小路径长度在15%以上，效果非常显著。

主权项

一种三维芯片中的布线路径优化方法，其特征在于，包括如下步骤：S1：以晶元圆心为原点设定坐标系，获取所有的芯片在所述坐标系中的坐标；S2：将所有芯片任意分为若干组，每组中的芯片数量为大于或等于3个；S3：针对每组芯片进行如下操作：S31：获取芯片不同排列顺序时所对应的适应度算子F_S，所述适应度算子F_S利用如下公式获取：$F_S=\underset{i,j=1}{\overset{n}{\Sigma }}{A}_{ij}{d}_{ij};$其中n表示该组中有n个芯片，A_ij为决定系数，当所述布线路径选择从硅通孔i到硅通孔j时，A_ij＝1，否则A_ij＝0；d_ij为硅通孔i和硅通孔j的中心距离，$d_{ij}=\sqrt{{(X_i-X_j)}^2+{(Y_i-Y_j)}^2+{(Z_i-Z_j)}^2};$i，j均为整数，且1≤i≤n，1≤j≤n；S32：根据所述步骤S31中所得到的适应度算子与其对应的芯片的位置关系获取位置‑适应度数组Q＝(U(n)，F_S)；U(n)表示位置算子，即该组中的每一个芯片所在位置；S33：根据适应度算子的大小对所述步骤S32中得到的所述位置‑适应度数组进行分组，将最大适应度算子对应的位置‑适应度数组存放至最优子群中，将最小适应度算子对应的位置‑适应度数组存放至最差子群中；S34：将所述最差子群中的位置‑适应度数组中的位置算子中所记录的芯片所在位置打乱后重新任意分为若干组，且每组中的芯片数量为大于或等于3个，然后返回所述步骤S31；S4：重复所述步骤S3至少20次后，根据最优子群中的所有位置‑适应度数组中所记录的芯片的位置关系，得到布线时所选的路径。