| 发明名称 | 半导体器件 | ||
| 摘要 | 控制电路(105)在接收到双单元数据的擦除要求之后对第一阶段处理的执行进行控制，在第一阶段处理中，使第一存储元件(102)和第二存储元件(103)双方或一方的阈值电压增加，直到第一存储元件(102)和第二存储元件(103)的阈值电压成为规定的写入验证电平。控制电路(105)在第一阶段处理执行完之后对第二阶段处理的执行进行控制，在第二阶段处理中，使第一存储元件(102)和第二存储元件(103)的阈值电压均减少，直到第一存储元件(102)和第二存储元件(103)的阈值电压成为规定的擦除验证电平。 | ||
| 申请公布号 | CN105518791A | 申请公布日期 | 2016.04.20 |
| 申请号 | CN201380078865.3 | 申请日期 | 2013.08.15 |
| 申请人 | 瑞萨电子株式会社 | 发明人 | 西山崇之 |
| 分类号 | G11C16/02(2006.01)I;G11C16/04(2006.01)I;G11C16/06(2006.01)I | 主分类号 | G11C16/02(2006.01)I |
| 代理机构 | 北京市金杜律师事务所 11256 | 代理人 | 陈伟 |
| 主权项 | 一种半导体器件，其特征在于，具备：包含多个双单元的存储阵列，所述双单元因阈值电压的不同而保存二进制数据，且由各自能够电改写的第一存储元件和第二存储元件构成；以及控制部，其在接收到所述双单元数据的擦除要求之后，对第一阶段处理的执行进行控制，在所述第一阶段处理中，使所述第一存储元件和所述第二存储元件双方或一方的阈值电压增加，直到所述第一存储元件的阈值电压和所述第二存储元件的阈值电压成为规定的写入验证电平，所述控制部在执行所述第一阶段处理之后，对第二阶段处理的执行进行控制，在所述第二阶段处理中，使所述第一存储元件的阈值电压和所述第二存储元件的阈值电压均减少，直到所述第一存储元件的阈值电压和所述第二存储元件的阈值电压成为规定的擦除验证电平。 | ||
| 地址 | 日本东京都 | ||