一种LDPC-CC高速译码器

摘要

本发明公开了一种LDPC-CC高速译码器，采用低密度奇偶校验卷积码LDPC-CC译码器结构，将其中的处理器设置为寄存器和存储器RAM相结合的存储结构；LDPC-CC译码器的节点并行因子为ρ，将LDPC-CC译码器结构中链路进行折叠，每条链路相应折叠成ρ条支链；对于所有支链，按照一定的查找规则查找获得RAM存储部分，除RAM存储部分外，其余部分存于寄存器；本发明采用折叠技术，通过合理划分寄存器和存储器资源使用，尽最大可能合理利用存储器资源。本发明同时提出了一种译码时序，考虑双端口RAM特性，即能够在同一时钟周期下同时进行读写操作，将2个处理器分时复用一套RAM，通过将2个处理器的输入错开一个时钟周期，可以使得RAM资源减少一半。

主权项

一种LDPC‑CC高速译码器，采用低密度奇偶校验卷积码LDPC‑CC译码器结构，其特征在于，将其中的处理器设置为寄存器和存储器RAM相结合的存储结构；所述LDPC‑CC译码器的节点并行因子为ρ，将LDPC‑CC译码器结构中链路进行折叠，每条链路相应折叠成ρ条支链；对于所有支链，按照如下查找步骤查找获得RAM存储部分，除所述RAM存储部分外，其余部分存于寄存器：步骤1、对于每条支链，舍去其中的如下位置：第一个位置、校验节点更新所需消息处及其前后2个位置、最后一个位置；在剩余位置中找出该条支链的最长连续部分，作为该支链中RAM可用部分；步骤2、根据步骤1中得到所有支链中RAM可用部分，将所有可用部分按照其长度值从小到大排序，计算每种长度值L₁～L_k对应可用部分的个数C₁～C_k，k为长度值的个数；设p为计数值，p的初始取值为1；步骤3、当C_p为0时转入步骤4；若C_p不为0，执行如下判断：获取满足如下条件的m值：C_p+…+C_p+m≤n₁，且C_p+…+C_p+m+1＞n₁；将L_p+1～L_p+m对应的支链的RAM可用部分截取为L_p，并将C_p+1～C_p+m清零；将L_p+m+1对应的前n₁‑(C_p+…+C_p+m)条支链的RAM可用部分截取为L_p，并将C_p+m+1更新为C_p+…+C_p+m+1‑n₁，其中n＝w/i，i为信息量化比特，w为RAM最大数据位宽，表示向上取整；步骤4、判断p是否等于k，若是，则该查找步骤结束，否则p自增1，返回步骤3。