一种全数字逐次逼近寄存器延时锁定环

摘要

本实用新型公开了一种全数字逐次逼近寄存器延时锁定环，包括四条数控延时线DCDL1_A和DCDL1_B、DCDL2_A和DCDL2_B；芯片1中的传统逐次逼近寄存器SAR控制器SAR_A；芯片2中的改进型SAR控制器SAR_B；两个相位比较器PC_A和PC_B；三个独热码译码器Decoder；时序控制电路TC；以及六个三态缓冲器buf_A、buf_B、buf_C、buf_D、buf_E和buf_F；所述芯片1和芯片2通过两个硅通孔TSV1和TSV2连接。该全数字SARDLL具有宽工作频率范围、快速锁定，以及能消除不同TSV间传播延时波动影响的特点。

主权项

一种全数字逐次逼近寄存器延时锁定环，其特征在于，所述全数字逐次逼近寄存器延时锁定环SARDLL包括有：四条数控延时线DCDL1_A和DCDL1_B、DCDL2_A和DCDL2_B；芯片1中的传统逐次逼近寄存器SAR控制器SAR_A；芯片2中的改进型SAR控制器SAR_B；两个相位比较器PC_A和PC_B；三个独热码译码器Decoder；时序控制电路TC；以及六个三态缓冲器buf_A、buf_B、buf_C、buf_D、buf_E和buf_F，其中：所述DCDL1_A和DCDL1_B、SAR_A、PC_A、一个Decoder以及buf_A、buf_B、buf_C和buf_D设置于芯片1上；所述DCDL2_A和DCDL2_B、SAR_B、PC_B、另外两个Decoder以及buf_E和buf_F设置于芯片2上；且所述芯片1和芯片2通过两个硅通孔TSV1和TSV2连接。