| 摘要 |
본 발명은 반도체 회로에 관한 것이다. 본 발명의 실시 예에 따른 반도체 회로는 복수의 논리 셀들의 행들; 상기 복수의 논리 셀들의 행들 위에 배치된 실제 파워 스트랩; 상기 복수의 논리 셀들의 행들 위에 배치되며 상기 실제 파워 스트랩에 인접한 가상 파워 스트랩; 상기 실제 파워 스트랩의 제 1 부분 및 상기 가상 파워 스트랩의 제 1 부분 위에 배치되며, 상기 복수의 논리 셀들의 행들 중 제 1 행과 동일선상에 위치하는 제 1 파워 스위치 셀; 그리고 상기 실제 파워 스트랩의 제 2 부분 및 상기 가상 파워 스트랩의 제 2 부분 이에 배치되며, 상기 복수의 논리 셀들의 행들 중 다른 행과 동일선상에 위치하는 제 2 파워 스위치 셀을 포함하며, 상기 복수의 논리 셀들의 행들 중 둘 또는 그 이상의 논리 셀들의 행들은 상기 논리 셀들의 상기 제 1 행 및 상기 논리 셀들의 상기 다른 행 사이에 위치한다. 본 발명에 따른 반도체 회로는 파워 스위치의 숫자를 상당히 감소시키는 반면, EM 설계 요구사항, 전압 강하 설계 요구사항, 탭 셀 요구사항들을 만족시킬 수 있다. |
