单埠静态随机存取记忆体（六）

摘要

明提出一种单埠静态随机存取记忆体，其主要包括一记忆体阵列、复数个控制电路(2)、复数个预充电电路(3)以及一待机启动电路(4)，该记忆体阵列系由复数列记忆体晶胞与复数行记忆体晶胞所组成，每一列记忆体晶胞设置一个控制电路，且每一记忆体晶胞(1)系包括一第一反相器(由一第一PMOS电晶体P11与一第一NMOS电晶体M11所组成)、一第二反相器(由一第二PMOS电晶体P12与一第二NMOS电晶体M12所组成)及一存取电晶体(由第三NMOS电晶体M13所组成)。每一控制单元(2)系连接至对应列记忆体晶胞中之每一记忆体晶胞的该第一NMOS电晶体(M11)的源极以及该第二NMOS电晶体(M12)的源极，以便因应不同操作模式而控制该第一NMOS电晶体(M11)的源极电压以及该第二NMOS电晶体(M12)的源极电压，藉此于写入模式时，可有效防止写入逻辑1困难之问题，于读取模式时，可于提高读取速度的同时，亦避免无谓的功率耗损，于待机模式时，可有效降低漏电流，而于保持模式时则可维持原有的电气特性。再者，藉由该待机启动电路(4)的设计，以有效促使具单埠SRAM
快速进入待机模式，并因而有效提高单埠静态随机存取记忆体之待机效能。

主权项

一种单埠静态随机存取记忆体，包括：一记忆体阵列，该记忆体阵列系由复数列记忆体晶胞与复数行记忆体晶胞所组成，每一列记忆体晶胞与每一行记忆体晶胞均包含有复数个记忆体晶胞(1)；复数个控制电路(2)，每一列记忆体晶胞设置一个控制电路(2)；复数个预充电电路(3)，每一行记忆晶胞设置一个预充电电路(3)；以及一待机启动电路(4)，该待机启动电路(4)系促使该单埠静态随机存取记忆体快速进入待机模式，以有效提高该单埠静态随机存取记忆体之待机效能；其中，每一记忆体晶胞(1)更包含：一第一反相器，系由一第一PMOS电晶体(P11)与一第一NMOS电晶体(M11)所组成，该第一反相器系连接在一电源供应电压(VDD)与一第一低电压节点(VL1)之间；一第二反相器，系由一第二PMOS电晶体(P12)与一第二NMOS电晶体(M12)所组成，该第二反相器系连接在该电源供应电压(VDD)与一第二低电压节点(VL2)之间；一储存节点(A)，系由该第一反相器之输出端所形成；一反相储存节点(B)，系由该第二反相器之输出端所形成；一第三NMOS电晶体(M13)，系连接在该储存节点(A)与一对应之位元线(BL)之间，且闸极连接至一对应之字元线(WL)；其中，该第一反相器和该第二反相器系呈交互耦合连接，亦即该第一反相器之输出端(即该储存节点A)系连接至该第二反相器之输入端，而该第二反相器之输出端(即该反相储存节点B)则连接至该第一反相器之输入端；而每一控制电路(2)更包含：一第四NMOS电晶体(M21)、一第五NMOS电晶体(M22)、一第六NMOS电晶体(M23)、一第七NMOS电晶体(M24)、一第八NMOS电晶体(M25)、一第九NMOS电晶体(M26)、一第十NMOS电晶体(M27)、一第十一NMOS电晶体(M28)、一读取
控制信号(RC)、一第三反相器(INV)、一第一延迟电路(D1)、一加速读取电压(RGND)、一写入控制信号(WC)、一反相写入控制信号(/WC)、一待机模式控制信号(S)以及一反相待机模式控制信号(/S)；其中，该第四NMOS电晶体(M21)之源极、闸极与汲极系分别连接至接地电压、该反相待机模式控制信号(/S)与该第二低电压节点(VL2)；该第五NMOS电晶体(M22)之源极、闸极与汲极系分别连接至该第二低电压节点(VL2)、该待机模式控制信号(S)与该第一低电压节点(VL1)；该第六NMOS电晶体(M23)之源极系连接至接地电压，而闸极与汲极连接在一起并连接至该第一低电压节点(VL1)；该第七NMOS电晶体(M24)之源极、闸极与汲极系分别连接至该第八NMOS电晶体(M25)之汲极、该读取控制信号(RC)与该第一低电压节点(VL1)；该第八NMOS电晶体(M25)之源极、闸极与汲极系分别连接至该加速读取电压(RGND)、该第一延迟电路(D1)之输出与该第七NMOS电晶体(M24)之源极；该第一延迟电路(D1)系连接在该第三反相器(INV)之输出与该第八NMOS电晶体(M25)之闸极之间；该第三反相器(INV)之输入系供接收该读取控制信号(RC)，而输出则连接至该第一延迟电路(D1)之输入；该第九NMOS电晶体(M26)之源极、闸极与汲极系分别连接至接地电压、该第十NMOS电晶体(M27)之汲极和该第十一NMOS电晶体(M28)与该第一低电压节点(VL1)；该第十NMOS电晶体(M27)之源极、闸极与汲极系分别连接至该写入控制信号(WC)、该待机模式控制信号(S)与该第九NMOS电晶体(M26)之闸极；该第十一NMOS电晶体(M28)之源极、闸极与汲极系分别连接至该反相写入控制信号(/WC)、该反相待机模式控制信号(/S)与该第十NMOS电晶体(M27)之汲极；其中，对于非读取模式期间之该读取控制信号(RC)系设定为该加速读取
电压(RGND)之位准，以防止该第七NMOS电晶体(M24)于非读取模式期间之漏电流；再者，该待机启动电路(4)系设计成于进入待机模式之一初始期间内，对该第一低电压节点(VL1)处之寄生电容快速充电至该第六NMOS电晶体(M23)之临界电压(VTM23)的电压位准。