执行乘加指令的处理器和对分组数据执行乘加操作的系统

摘要

一种在处理器中加入支持典型的多媒体应用所要求的分组数据上的操作的指令集的装置。在一个实施例中，本发明包括具有存储区(150)、解码器(165)及多个电路(130)的处理器。该多个电路提供若干指令的执行来操作分组数据。在这一实施例中，这些指令包含组装、分解、分组乘法、分组加法、分组减法、分组比较及分组移位。

主权项

一种处理器，包括：多个寄存器，用于存储64位分组数据操作数；解码器，用于解码乘‑加指令，所述乘‑加指令具有32位指令格式，所述乘‑加指令具有用于指示所述多个寄存器中的用来存储第一64位分组数据操作数的第一寄存器的第一字段，所述第一64位分组数据操作数具有第一4个带符号的16位整数数据元素A1、A2、A3和A4，并且所述乘‑加指令具有用于指示所述多个寄存器中的用来存储第二64位分组数据操作数的第二寄存器的第二字段，所述第二64位分组数据操作数具有第二4个带符号的16位整数数据元素B1、B2、B3和B4；以及执行单元，所述执行单元与所述解码器耦合并且所述执行单元与所述多个寄存器耦合，所述执行单元响应于所述乘‑加指令操作地将64位目的地操作数存储在所述多个寄存器中的通过所述乘‑加指令的第三字段指示的第三寄存器中，所述64位目的地操作数包括2个带符号的32位整数数据元素，所述目的地操作数的第一数据元素包括A1*B1+A2*B2，所述目的地操作数的第二数据元素包括A3*B3+A4*B4，其中所述处理器包括通用中央处理单元CPU，并且其中所述处理器具有RISC体系结构。