一种集成电路的抗辐射布局布线方法

摘要

本发明属集成电路领域，涉及一种集成电路的抗辐射布局布线设计方法。该方法通过减少触发器间信号传输的宽裕时间来降低错误触发器存储值经过组合电路或直接扩散到其它触发器的可能性，提高整体电路的抗辐射性能。该方法通过减少信号传输宽裕时间来提高抗辐射能力，不会降低目标时钟频率，整体电路性能损失很小；该方法按照约束条件插入适当数量的缓冲器，但不改变触发器电路结构或增加触发器数量或加入其他冗余电路，所以面积开销也很小。本发明不仅可以增强未加固电路的抗辐射能力，还可以进一步提高已加固电路的抗辐射能力。

主权项

一种集成电路的抗辐射布局布线方法，其特征在于，通过减少经组合电路连接或直接连接的各触发器间信号传输宽裕时间提高整体电路的抗辐射能力，包括下述步骤：步骤1：设定宽裕时间门限值，并确定需仿真的不同工艺角、电压、温度组合；步骤2：对标准单元局布线，满足目标时钟频率；步骤3：计算触发器之间路径信号传输宽裕时间，确定需插入的标准缓冲器数量；步骤4：检查插入缓冲器后的电路是否符合所有约束条件。