发明名称 |
用以改善在处理器中重新执行加载的装置与方法 |
摘要 |
用以改善在处理器中重新执行加载的装置与方法。一装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令,且若第一加载微指令是指向多个非内核资源的其中一个的多个规定的加载微指令的其中一个,在保留总线进行检测和指示。第二保留站耦接至保留总线,且在第一数量的时钟周期后,派送和第一加载微指令相依的新微指令,且若第一加载微指令是规定的加载微指令,第二保留站缓存新微指令,直到第一加载微指令取得操作数。非内核资源包括经由联合测试工作群组接口,通过规定的加载微指令被程序化的随机存取存储器,当初始化时,乱序处理器存取随机存取存储器以决定规定的加载微指令。 |
申请公布号 |
CN105468336A |
申请公布日期 |
2016.04.06 |
申请号 |
CN201510929810.X |
申请日期 |
2015.12.14 |
申请人 |
上海兆芯集成电路有限公司 |
发明人 |
吉拉德.M.卡尔;柯林.艾迪;G.葛兰.亨利 |
分类号 |
G06F9/38(2006.01)I |
主分类号 |
G06F9/38(2006.01)I |
代理机构 |
北京市柳沈律师事务所 11105 |
代理人 |
王珊珊 |
主权项 |
一种用以改善在一乱序处理器重新执行加载的装置,其特征在于,所述装置包括:第一保留站,用以派送第一加载微指令,以及若所述第一加载微指令是指向多个非内核资源的其中一个的多个规定的加载微指令的其中一个,用以在保留总线进行检测和指示;第二保留站,耦接至所述保留总线,在所述第一加载微指令派送后的第一数量的时钟周期之后,用以派送和所述第一加载微指令相依的一或多个新的微指令以进行执行,以及若在所述保留总线上指示所述第一加载微指令是所述多个规定的加载微指令的其中一个,所述第二保留站用以缓存所述一或多个新的微指令的派送,直到所述第一加载微指令取得操作数;执行单元,耦接至所述第一保留站,用以接收和执行所述第一加载微指令;以及所述多个非内核资源,包括:随机存取存储器,经由联合测试工作群组接口,通过对应所述乱序处理器的所述多个规定的加载微指令被程序化,其中当初始化时,所述乱序处理器存取所述随机存取存储器以决定所述多个规定的加载微指令。 |
地址 |
201203 上海市张江高科技园区金科路2537号301室 |