| 发明名称 |
半导体记忆装置 |
| 摘要 |
形态之半导体记忆装置具有第1记忆胞、与上述第1记忆胞相邻之第2记忆胞、与上述第1记忆胞耦合之第1字元线、及与上述第2记忆胞耦合之第2字元线。于自上述第1记忆胞读出资料时，对上述第1字元线施加第1电压、及与上述第1电压不同之第2电压。于对上述第1字元线施加上述第1电压之期间，施加于上述第2字元线之电压变动第1次数，于对上述第1字元线施加上述第2电压之期间，施加于上述第2字元线之电压变动与上述第1次数不同之第2次数。
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| 申请公布号 |
TW201612910 |
申请公布日期 |
2016.04.01 |
| 申请号 |
TW104106916 |
申请日期 |
2015.03.04 |
| 申请人 |
东芝股份有限公司 |
发明人 |
白川政信;二山拓也;细野浩司 |
| 分类号 |
G11C16/06(2006.01);G11C16/08(2006.01) |
主分类号 |
G11C16/06(2006.01) |
| 代理机构 |
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代理人 |
陈长文 |
| 主权项 |
一种半导体记忆装置，其包含：第1记忆胞；第2记忆胞，其与上述第1记忆胞相邻；第1字元线，其与上述第1记忆胞耦合；及第2字元线，其与上述第2记忆胞耦合；且于自上述第1记忆胞读出资料时，对上述第1字元线施加第1电压及与上述第1电压不同之第2电压；于对上述第1字元线施加上述第1电压之期间，施加于上述第2字元线之电压变动第1次数，于对上述第1字元线施加上述第2电压之期间，施加于上述第2字元线之电压变动与上述第1次数不同之第2次数。
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| 地址 |
日本 |
