| 摘要 |
본원 발명의 실시예들은 메모리 디바이스의 트랜지스터들을 적층하기 위한 기술 및 구성을 제공한다. 일 실시예에서, 장치는 반도체 기판, 반도체 기판 상에 형성된 복수의 핀 구조체를 포함하고, 복수의 핀 구조체의 개별 핀 구조체는 반도체 기판 상에 배치된 제1 분리층, 제1 분리층 상에 배치된 제1 채널층, 제1 채널층 상에 배치된 제2 분리층, 제2 분리층 상에 배치된 제2 채널층 및 제1 채널층에 용량성 결합되어 제1 트랜지스터에 대해 제1 채널층을 통한 전류의 흐름을 제어하고 제2 채널층에 용량성 결합되어 제2 트랜지스터에 대해 제2 채널층을 통한 전류의 흐름을 제어하는 게이트 단자를 포함한다. 다른 실시예들이 기재되고/기재되거나 청구된다. |
