基于FPGA的高速数据采集系统

摘要

本发明公开了一种基于FPGA的高速数据采集系统，包括接收模拟信号的差分放大单元、与所述差分放大单元相连接的A/D转换单元、与所述A/D转换单元相连接的FPGA处理单元、与所述FPGA处理单元相连接的微处理器，所述微处理器通过通信接口与上位机相连接。本发明基于FPGA的高速数据采集系统具有采样速率高、精度高、存储量大、上传速度快等特性，采样方式为并行交替实时采样，利用两个采样速率为125MSPS的A/D转换器并行交替采样一路信号，实现250MSPS采样速率，采样精度可达12bits，采集点数为1～25K，具有硬件累加功能，累加次数为1～250K，带宽200MHz，支持USB2.0全速通讯，信号输入范围2Vp-p，可广泛用于对数据采集的速率、精度、存储量要求较高的多路信号采集领域。

主权项

一种基于FPGA的高速数据采集系统，包括接收模拟信号的差分放大单元、与所述差分放大单元相连接的A/D转换单元、与所述A/D转换单元相连接的FPGA处理单元、与所述FPGA处理单元相连接的微处理器，所述微处理器通过通信接口与上位机相连接；所述差分放大单元至少包括两个差分放大器，分别为第一差分放大器和第二差分放大器；所述A/D转换单元至少包括两个A/D转换器，分别为与所述第一差分放大器相连接的第一A/D转换器和与所述第二差分放大器相连接的第二A/D转换器；其特征在于：所述FPGA处理单元至少包括给所述第一A/D转换器提供采样时钟信号的第一采样时钟模块、给所述第二A/D转换器提供采样时钟信号的第二采样时钟模块，所述第一采样时钟模块与所述第二采样时钟模块的时钟输出相位差为180度；所述FPGA处理单元还包括与所述A/D转换单元相连接的采样数据接收模块、与所述采样数据接收模块相连接的累加处理组件、与所述累加处理组件相连接的双口RAM组件，还包括与所述微处理器相连接的指令接收与处理模块、分别与所述指令接收与处理模块相连接的参数配置模块和数据上传模块，所述累加处理组件还分别与所述指令接收与处理模块、所述参数配置模块相连接，所述双口RAM组件、所述数据上传模块和所述微处理器依次连接；所述FPGA处理单元还包括数据转存模块，所述数据转存模块外接SRAM并设置在所述双口RAM组件和所述数据上传模块之间，所述数据转存模块还与所述指令接收与处理模块相连接；所述FPGA处理单元还包括分别与所述指令接收与处理模块相连接的触发信号选择模块和内触发信号产生模块，所述触发信号选择模块分别与所述内触发信号产生模块和外部触发信号产生装置相连接，所述触发信号选择模块还与所述累加处理组件相连接；所述采样数据接收模块至少包括用来接收所述第一A/D转换器的采样数据的第一采样数据接收模块、用来接收所述第二A/D转换器的采样数据的第二采样数据接收模块；所述累加处理组件至少包括与所述第一采样数据接收模块相连接的第一累加处理模块和与所述第二采样数据接收模块相连接的第二累加处理模块；所述双口RAM组件至少包括与所述第一累加处理模块相连接的第一双口RAM和与所述第二累加处理模块相连接的第二双口RAM；所述第一A/D转换器的采样速率和所述第二A/D转换器的采样速率均为125MSPS；所述通信接口为USB接口。