将内插分频器用作数控振荡器的PLL

摘要

在集成电路上形成一个或多个PLL。每一个PLL都包括被配置成数控振荡器的内插分频器，其中所述分频器接收基准时钟信号，并且提供根据分频比分频的输出信号。反馈分频器与内插分频器的输出信号相耦合，并且提供分频输出信号作为反馈信号。相位检测器接收反馈信号和PLL锁定的时钟信号。该相位检测器提供与时钟信号和反馈信号之间的差值相对应的相位误差，并且分频比是依照该相位误差调整的。

主权项

一种集成电路上的锁相环，包括：集成电路上的内插分频器，被配置成接收第一输入信号，以及提供依照分频比分频的第一输入信号作为所述集成电路的输出信号，其中所述内插分频器包括：分频器，被配置成接收第一输入信号，以及提供依照分频控制信号分频的分频信号；包含增量累积调制器的数字引擎，其被耦合成接收分频比，产生整数部分和数字量化误差，以及将整数部分作为分频控制信号提供给分频器；和相位插值器，其与分频器和增量累积调制器相耦合，根据数字量化误差来调整分频信号的相位，以减小分频信号中的误差，并且产生所述输出信号；相位检测器，其与对应于内插分频器的输出信号的反馈信号相耦合，并且与第二输入信号相耦合，所述相位检测器提供一个相位误差，该相位误差对应于第二输入信号与反馈信号之间的差值；环路滤波器，其与相位检测器相耦合，接收相位误差以及提供用于确定分频比且经过滤波的相位误差信号；分频比存储器，用于存储内插分频器的初始分频比；以及加法电路，用于接收所述经过滤波的相位误差信号以及初始分频比，并通过基于所述经过滤波的相位误差信号将初始分频比调整为增大或减小，来产生所述分频比。