发明名称 |
一种支持预均衡的并串转换电路 |
摘要 |
本发明公开一种支持预均衡的并串转换电路,包括第一时钟发生器、第二时钟发生器、第一D触发器、第二D触发器和第一选通器,第一时钟发生器的输出端与第一D触发器的时钟信号输入端电性连接,第二时钟发生器的输出端分别与第二D触发器和第一选通器的时钟信号输入端电性连接,第一D触发器的输出端和第二D触发器的输出端分别与第一选通器的两个数据信号输入端电性连接,第一D触发器的数据信号输入端与第一并行数据输出端连接,第二D触发器的数据信号输入端与第二并行数据输出端连接。本发明采用两个时钟,第一时钟和第二时钟的相位相差180°,在D触发器的时钟频率与输出数据的频率不同的前提下实现并串转换,且支持预均衡。 |
申请公布号 |
CN103312339B |
申请公布日期 |
2016.03.30 |
申请号 |
CN201310176253.X |
申请日期 |
2013.05.14 |
申请人 |
苏州文芯微电子科技有限公司 |
发明人 |
关健 |
分类号 |
H03M9/00(2006.01)I |
主分类号 |
H03M9/00(2006.01)I |
代理机构 |
苏州广正知识产权代理有限公司 32234 |
代理人 |
刘述生 |
主权项 |
一种支持预均衡的并串转换电路,其特征在于,包括第一时钟发生器、第二时钟发生器、第一 D 触发器、第二 D 触发器和第一选通器,所述第一时钟发生器的输出端与第一 D 触发器的时钟信号输入端电性连接,第二时钟发生器的输出端分别与第二 D 触发器的时钟信号输入端和第一选通器的时钟信号输入端电性连接,所述第一 D 触发器的输出端和第二 D触发器的输出端分别与第一选通器的两个数据信号输入端电性连接,所述第一 D 触发器的数据信号输入端与第一并行数据输出端连接,所述第二 D 触发器的数据信号输入端与第二并行数据输出端连接,所述并串转换电路进一步包括第三 D 触发器、第四 D 触发器、第五 D 触发器和第二选通器,所述第四 D 触器的输出端与第五 D 触发器的数据信号输入端电性连接,第五 D 触发器的输出端和第三 D触发器输出端分别与第二选通器的两个数据信号输入端电性连接,所述第一时钟发生器的输出端分别与第四D触发器、第五D触发器和第二选通器的时钟信号输入端电性连接,所述第二时钟发生器的输出端与第三 D 触发器的时钟信号输入端电性连接,所述第一并行数据输出端进一步与第三 D 触发器的数据信号输入端电性连接,第二并行数据输出端进一步与第四 D 触发器的数据信号输入端电性连接。 |
地址 |
215021 江苏省苏州市高新区竹园路209号苏州创业园1号楼3045室 |