| 发明名称 | 半导体装置及其制造方法 | ||
| 摘要 | 本发明提供一种在例如以SiC功率MOSFET为代表的使用禁带宽度比硅大的半导体材料的半导体装置中，确保与Si功率MOSFET近似的栅绝缘膜的可靠性的技术。为了实现该目的，在SiC功率MOSFET中，栅电极(GE)由与栅绝缘膜(GOX)接触地形成且厚度为200nm以下的多结晶硅膜(PF1)和与该多结晶硅膜(PF1)接触地形成且任意厚度的多结晶硅膜(PF2)构成。 | ||
| 申请公布号 | CN105453239A | 申请公布日期 | 2016.03.30 |
| 申请号 | CN201380078189.X | 申请日期 | 2013.07.16 |
| 申请人 | 株式会社日立制作所 | 发明人 | 毛利友纪;峰利之;三木浩史;松村三江子;滨村浩孝 |
| 分类号 | H01L21/336(2006.01)I;H01L29/12(2006.01)I;H01L29/78(2006.01)I | 主分类号 | H01L21/336(2006.01)I |
| 代理机构 | 北京银龙知识产权代理有限公司 11243 | 代理人 | 张敬强;严星铁 |
| 主权项 | 一种半导体装置，其特征在于，具备：(a)具有第一主面及与上述第一主面相反面的第二主面，由禁带宽度比硅大的半导体材料构成的第一导电型的基板；(b)形成于上述基板的上述第一主面上的上述第一导电型的漂移层；(c)距上述漂移层的表面具有第一深度，在上述漂移层内导入有与上述第一导电型不同的第二导电型的第一杂质的上述第二导电型的焊接区域；(d)距上述漂移层的表面具有第二深度，在上述焊接区域的端部离开地配置于上述焊接区域内，导入有上述第一导电型的第二杂质的上述第一导电型的源区域；(e)至少与上述漂移层和上述源区域之间的上述焊接区域接触的栅绝缘膜；(f)与上述栅绝缘膜接触的栅电极；以及(g)形成于上述基板的上述第二主面侧的上述第一导电型的漏极区域，上述栅电极包括：(f1)损害抑制层，其与上述栅绝缘膜接触，抑制对上述栅绝缘膜的损害；以及(f2)电阻减小层，其形成于上述损害抑制层上，与未设置该电阻减小层的情况相比，有助于减小栅电极电阻，上述损害抑制层由与构成上述漂移层及上述焊接区域的第一材料不同的第二材料构成。 | ||
| 地址 | 日本东京都 | ||