| 主权项 |
一种三维半导体元件，包括：多层存储器层(memory layers)，垂直叠层于一基板上且这些存储器层相互平行；一选择线(selection line)，位于这些存储器层上方；多条位线(bit lines)，位于该选择线上方，且这些位线相互平行并垂直于该选择线；多条串行(strings)垂直于这些存储器层和该选择线，且这些串行(strings)被电性连接至该选择线；多个存储单元(cells)分别由这些串行、该选择线和这些位线定义，且这些存储单元是排列为具有一第一方向的多列(rows)及具有一第二方向的多行(columns)，该选择线是平行于该第一方向，该第一方向和该第二方向的夹角为锐角，其中同一行中相邻的这些存储单元被电性连接至不同的这些位线；以及一阶梯接触结构(stair contact structure)，电性连接至这些存储器层，该阶梯接触结构包括：多个阶梯接触；及多个导线，其中各该导线电性连接至各该阶梯接触，且这些阶梯接触排列为具有一第三方向的多列及具有一第四方向的多行，这些位线是平行于该第四方向；其中该三维半导体元件满足以下条件：1＜A≤10，1＜B≤30；其中，A为该选择线中的这些存储单元的列的数目或A＝a/X<sub>BL</sub>，a为沿该第一方向的一存储单元节距，X<sub>BL</sub>为沿该第一方向的一位线节距；及其中，B为这些阶梯接触的行的数目或B＝Y<sub>SC</sub>/Y<sub>D</sub>，Y<sub>SC</sub>为沿该第四方向的一阶梯接触节距，Y<sub>D</sub>为沿该第四方向的一导线节距。 |
