Delay locked loop circuit having delay line nonsensitive PVT variation

摘要

웨이크 업 타임을 개선하고 동작 및 대기 상태에서의 소모 전력을 줄이거나 최소화할 수 있는 지연 고정 루프회로가 개시된다. 그러한 지연 고정 루프회로는, 입력 클럭과 피드백되는 출력 클럭의 위상을 비교하여 검출신호를 출력하는 위상 검출기와; 상기 검출신호에 응답하여 지연 고정 동작을 제어하는 제어 회로부와; 반도체 장치의 출력 드라이버에 인가되는 출력 임피던스 캘리브레이션 코드들에 응답하여 상기 입력 클럭을 미리 설정된 딜레이 양만큼 PVT 변동에 둔감하게 지연하는 딜레이 라인과; 상기 반도체 장치의 회로로 전달되는 실제 클럭 경로와 동일한 딜레이 조건을 갖도록 구성되어 상기 딜레이 라인의 지연 클럭을 수신하여 상기 출력 클럭을 생성하는 리플리카 회로를 구비한다. 상기한 본 발명의 실시예의 구성에 따르면, 딜레이 라인이 인버터들로 구성되는 경우에 비해 웨이크 업 타임이 개선되고 동작 및 대기 상태에서의 소모 전력이 최소화 또는 감소된다.