| 发明名称 |
METHODS FOR CELL PHASING AND PLACEMENT IN DYNAMIC ARRAY ARCHITECTURE AND IMPLEMENTATION OF THE SAME |
| 摘要 |
제 1 가상 그레이트 (grate) 에 따라 레이아수 피쳐들이 배치되는 제 1 칩 레벨과, 제 2 가상 그레이트에 따라 레이아웃 피쳐들이 배치되는 제 2 칩 레벨을 갖는 로직 블록 영역을 포함하도록 반도체 칩이 정의된다. 제 1 및 제 2 가상 그레이트들 사이에 유리 공간 관계가 존재한다. 다수의 셀들은 로직 블록 영역 내에 배치된다. 다수의 셀들의 각각은 다수의 셀 페이즈들 중 적절한 하나의 셀 페이즈에 따라 정의된다. 적절한 셀 페이즈는 소정의 배치된 셀의 제 1 및 제 2 칩 레벨에서의 레이아웃 피쳐들이 소정의 배치된 셀 내에 위치된 제 1 및 제 2 가상 그레이트들과 정렬되게 한다. |
| 申请公布号 |
KR20160031041(A) |
申请公布日期 |
2016.03.21 |
| 申请号 |
KR20167005477 |
申请日期 |
2009.07.02 |
| 申请人 |
TELA INNOVATIONS, INC. |
发明人 |
QUANDT JONATHAN R.;BECKER SCOTT T.;GANDHI DHRUMIL |
| 分类号 |
H01L27/02;G06F17/50;H01L23/48;H01L27/118 |
主分类号 |
H01L27/02 |
| 代理机构 |
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代理人 |
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| 主权项 |
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| 地址 |
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