一种检查时钟树综合结果瓶颈从而提高综合质量的方法

摘要

随着超大规模集成电路的时钟系统结构日趋复杂，如何分析时钟树综合结果，提高时钟树综合质量，从而减少时钟传输延迟，提高系统性能成为了业界关注的焦点。本文定义了时钟树综合结果中的“瓶颈路径”，通过比较、筛选找到此类瓶颈路径，借助图形化方法显示其时钟结构和单元物理位置分布，设计者可以清楚地理解瓶颈路径形成的原因，并且可以通过调整瓶颈路径上的单元物理布局位置，或者优化时钟结构的方法来重新进行时钟树综合，降低瓶颈路径上的时钟传输延迟。这种方法应用在复杂时钟树结构的设计当中，可以快速地定位限制时钟树综合质量的问题所在，并提供行之有效的解决方案。

主权项

一种检查时钟树综合结果瓶颈从而提高综合质量的方法，涉及到EDA设计工具的主要特征为:（1）对输入的时钟树综合结果进行汇总，按照时钟路径延迟大小进行分类；（2）定义并找出最有可能决定时钟传输延迟的所谓“瓶颈路径”，对于传输延迟较大的时钟，进行瓶颈路径检查；（3）针对找到的“瓶颈路径”，比较其路径上单元的物理版图位置，并以图形化的方式显示在时钟结构图中；（4）设计者可以通过调整“瓶颈路径”上的单元物理布局位置，或者优化该时钟的结构作为解决方案，重新进行时钟树综合以降低时钟传输延迟。