发明名称 SYSTEM AND METHOD FOR SIGNAL PROCESSING IN DIGITAL SIGNAL PROCESSORS
摘要 부동 소수점 복소수 승산 누산의 디지털 계산을 위한 방법 및 관련 장치의 실시예가 제공된다. 방법은 입력 가수, 제1 곱 및 제2 곱을 수신하는 단계를 포함한다. 입력 가수, 제1 곱 및 제2 곱은 각각 각자의 거짓수 및 지수를 갖는다. 방법은 입력 가수, 제1 곱 및 제2 곱 중 최대 지수를 가진 것의 거짓수와 함께 정렬하기 위해, 입력 가수, 제1 곱 및 제2 곱 중 더 작은 지수들을 가진 두 개의 것의 거짓수들을 시프팅하는 단계, 및 정렬된 입력 가수, 정렬된 제1 곱 및 정렬된 제2 곱을 더하는 단계를 포함한다.
申请公布号 KR101603471(B1) 申请公布日期 2016.03.14
申请号 KR20147032167 申请日期 2012.05.11
申请人 후아웨이 테크놀러지 컴퍼니 리미티드 发明人 순, 통;첸, 웨이종;쳉, 지쿤;구오, 유안빈
分类号 G06F7/57 主分类号 G06F7/57
代理机构 代理人
主权项
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