基于求和阵列的CMMB中LDPC编码器和编码方法

摘要

本发明涉及一种解决CMMB系统中两种不同码率QC-LDPC码并行编码的方案，其特征在于，所述系统的QC-LDPC码的并行编码器主要由寄存器、求和阵列、选择器和b位二输入异或门四部分组成。本发明提供的QC-LDPC并行编码器兼容多码率，能在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。

主权项

一种适合于CMMB标准中两种不同码率QC‑LDPC码的并行编码器，QC‑LDPC码的生成矩阵G_QC是由a×t个b×b阶循环矩阵G_i,j构成的阵列，其中，a、t和b皆为正整数，t＝a+c，1≤i≤a，1≤j≤t，G_QC的连续b列被称为块列，两种不同码率η分别是1/2、3/4，对于这两种不同码率QC‑LDPC码，均有t＝36和b＝256，两种不同码率对应的参数a分别是18、27，两种不同码率对应的参数c分别是18、9，两种a的最大公约数是u＝9，a＝ux，两种不同码率对应的参数x分别是2、3，F是由生成矩阵G_QC后c块列中所有循环矩阵的首行构成的a×(b×c)阶块首行矩阵，F可视为由b×c个a维列向量组成的矩阵，F的第u×(ρ‑1)+1～u×ρ行构成了u×(b×c)阶子块首行矩阵F_ρ，F_ρ可视为由b×c个u维列向量构成的矩阵，其中，1≤ρ≤x，生成矩阵G_QC对应码字v＝(s,p)，G_QC的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)，校验向量p被等分为c段，即p＝(p₁,p₂,…,p_c)，第i段信息向量s_i＝(s_i,1,s_i,2,…,s_i,b)，其特征在于，所述编码器包括以下部件：寄存器R₁～R_t，寄存器R₁～R_a用于缓存信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1～R_t用于计算和存储校验向量p＝(p₁,p₂,…,p_c)；求和阵列，对并行输入的u位信息比特s_1,k,s_2,k,…,s_u,k进行组合求和，具体而言，是从中选取m个不同的元素进行模2加，其中，1≤k≤bx，1≤m≤u；选择器M₁～M_c，在求和阵列运算结果的基础上，根据码率η完成向量(s_1,k,s_2,k,…,s_u,k)与子块首行矩阵F_ρ的并行乘法，其中，1≤ρ≤x，ρ＝[(k‑1)/b]+1，符号[(k‑1)/b]表示不大于(k‑1)/b的最大整数；b位二输入异或门A₁～A_c，A_l将向量(s_1,k,s_2,k,…,s_u,k)与子块首行矩阵F_ρ乘积的第l段b比特累加到寄存器R_a+l中，其中，1≤l≤c。