| 发明名称 | 基于FPGA的卫星链路时延模拟装置 | ||
| 摘要 | 本发明公开了一种基于FPGA的卫星链路时延模拟装置，它包括：IP报文判别模块，用来通过入控单元接收输入的报文、将IP报文输出；延时控制模块，用来接收IP报文判别模块送来的IP报文，经过延时处理后送出；输出轮询模块，用来配合延时控制模块及出控模块完成报文的输出。本发明具有精度高、操作灵活、成本低廉等优点。 | ||
| 申请公布号 | CN105391487A | 申请公布日期 | 2016.03.09 |
| 申请号 | CN201510671527.1 | 申请日期 | 2015.10.16 |
| 申请人 | 中国人民解放军国防科学技术大学 | 发明人 | 赵宝康;毛席龙;苏金树;赵国鸿;陈一骄;崔向东;吕高锋;李韬;韩彪;杨惠;保金帧;王会强 |
| 分类号 | H04B7/185(2006.01)I;H04B17/391(2015.01)I | 主分类号 | H04B7/185(2006.01)I |
| 代理机构 | 湖南兆弘专利事务所 43008 | 代理人 | 周长清 |
| 主权项 | 一种基于FPGA的卫星链路时延模拟装置，其特征在于，包括：IP报文判别模块，用来通过入控单元接收输入的报文、将IP报文输出；延时控制模块，用来接收IP报文判别模块送来的IP报文，经过延时处理后送出；输出轮询模块，用来配合延时控制模块及出控模块完成报文的输出。 | ||
| 地址 | 410073 湖南省长沙市砚瓦池正街47号中国人民解放军国防科学技术大学计算机学院网络所 | ||