| 发明名称 | 三维半导体器件及其制造方法 | ||
| 摘要 | 一种三维半导体器件，包括多个存储单元，多个存储单元的每一个包括：沟道层堆叠，沿垂直于衬底表面的方向分布；多个绝缘层，沿着沟道层堆叠的侧壁交替层叠；浮栅与控制栅极构成的多个配对，水平相邻地位于相邻绝缘层之间，浮栅与控制栅极之间具有至少一个阻挡层；隧穿层，位于浮栅与沟道层堆叠侧壁之间；漏极，位于沟道层堆叠的顶部；以及源极，位于多个存储单元的相邻两个存储单元之间的衬底中；其中，浮栅与控制栅极相互配合以具有曲折的界面。依照本发明的三维半导体存储器件及其制造方法，使得控制栅与浮栅在同一个水平面上相互咬合，有效地提高了控制栅至浮栅耦合系数同时减小了垂直串单元之间的耦合，提高了器件可靠性。 | ||
| 申请公布号 | CN105390500A | 申请公布日期 | 2016.03.09 |
| 申请号 | CN201510738219.6 | 申请日期 | 2015.11.03 |
| 申请人 | 中国科学院微电子研究所 | 发明人 | 霍宗亮;叶甜春 |
| 分类号 | H01L27/115(2006.01)I;H01L21/8247(2006.01)I;H01L29/423(2006.01)I | 主分类号 | H01L27/115(2006.01)I |
| 代理机构 | 北京蓝智辉煌知识产权代理事务所(普通合伙) 11345 | 代理人 | 陈红 |
| 主权项 | 一种三维半导体器件，包括多个存储单元，多个存储单元的每一个包括：沟道层堆叠，沿垂直于衬底表面的方向分布；多个绝缘层，沿着沟道层堆叠的侧壁交替层叠；浮栅与控制栅极构成的多个配对，水平相邻地位于相邻绝缘层之间，浮栅与控制栅极之间具有至少一个阻挡层；隧穿层，位于浮栅与沟道层堆叠侧壁之间；漏极，位于沟道层堆叠的顶部；以及源极，位于多个存储单元的相邻两个存储单元之间的衬底中；其中，浮栅与控制栅极相互配合以具有曲折的界面。 | ||
| 地址 | 100029 北京市朝阳区北土城西路3# | ||