一种改进的异或门逻辑单元电路

摘要

本发明公开了一种改进的异或门逻辑单元电路，由PMOS晶体管P1、P2和NMOS晶体管N1、N2组成第一级电路；PMOS晶体管P3、P4、P5和NMOS晶体管N3、N4、N5组成第二级电路。第一级电路中，PMOS晶体管P1和PMOS晶体管P2串联，NMOS晶体管N1和NMOS晶体管N2并联。第二级电路中，PMOS晶体管P3和PMOS晶体管P4并联，然后和PMOS晶体管P5串联；NMOS晶体管N3和NMOS晶体管N4串联，然后和NMOS晶体管N5并联。本发明所使用的晶体管数量为10个，比传统的异或门逻辑单元电路少2个晶体管，通过较少的晶体管实现了异或运算逻辑，减小了面积，降低了功耗。

主权项

一种改进的异或门逻辑单元电路，其特征在于，由两级电路来组成电路单元，包括第一级电路和第二级电路；所述第一级电路的输出端连接第二级电路的输入端；所述第一级电路中，PMOS晶体管P1和PMOS晶体管P2串联，NMOS晶体管N1和NMOS晶体管N2并联；所述第二级电路中，PMOS晶体管P3和PMOS晶体管P4并联，然后和PMOS晶体管P5串联；NMOS晶体管N3和NMOS晶体管N4串联，然后和NMOS晶体管N5并联。