用于存储数据的集成电路

摘要

一种用于存储数据的集成电路(10)，包括：存储器单元阵列(100)，所述存储器单元阵列(100)包括具有静态随机存取存储器架构的多个位单元(BC1，…，BCn)，多个位单元包括所述位单元中的第一位单元和第二位单元(BC1，BC2)。第一位单元和第二位单元(BC1，BC2)耦接至公共字线(WL_TOP)并且布置在存储器单元阵列(100)的不同列(C1，C2)中。在对第一位单元(BC1)的写入访问期间，第一位单元(BC1)经受写入操作，而第二位单元(BC2)是经受伪读取操作的半选中位单元。集成电路(10)使用两阶段写入方案来提高低操作电压环境下的写入能力。

主权项

一种用于存储数据的集成电路，包括：存储器单元阵列(100)，所述存储器单元阵列(100)包括具有静态随机存取存储器架构的多个位单元(BC1，…，BCn)，所述多个位单元包括所述位单元中的第一位单元和第二位单元(BC1，BC2)；多条字线(WL_0，...，WL_TOP)和位线(BL1，...，BLn)，所述多条字线(WL_0，...，WL_TOP)和位线(BL1，...，BLn)布置在所述存储器单元阵列的行(R0，...，RTOP)和列(C1，...，Cn)中并且可操作地连接至所述多个位单元(BC1，…，BCn)，使得所述第一位单元和所述第二位单元(BC1，BC2)耦接至所述字线中的一条字线(WL_TOP)，以及所述第一位单元(BC1)耦接至所述位线中的第一位线(BL1)并且所述第二位单元(BC2)耦接至所述位线中的第二位线(BL2)，其中，所述第一位线和所述第二位线(BL1，BL2)布置在所述存储器单元阵列(100)的不同列(C1，C2)中；列地址解码器(200)，所述列地址解码器(200)用于选择所述第一位线和所述第二位线(BL1，BL2)中的一条位线以用于传送要被写入耦接至所述第一位线和所述第二位线(BL1，BL2)中的所选中的一条位线以及所述字线中的所述一条字线(WL_TOP)的所述第一位单元和所述第二位单元(BC1，BC2)中的一个位单元的数据值(D)；写入驱动器(300)，所述写入驱动器(300)用于在对所述第一位单元和所述第二位单元(BC1，BC2)中的所述一个位单元的写入访问期间将所述数据值(D)提供给所述第一位线和所述第二位线(BL1，BL2)中的所选中的一条位线以将所述数据值(D)写入所述第一位单元和所述第二位单元(BC1，BC2)中的所述一个位单元，所述写入驱动器(300)耦接至所述第一位线和所述第二位线(BL1，BL2)；其中，所述集成电路(10)被配置成在写入操作模式下被操作以在所述字线中的所述一条字线(WL_TOP)上生成字线电压(WLV)，以将所述数据值(D)写入所述第一位单元(BC1)；其中，所述列地址解码器(200)被配置成在所述写入操作模式下针对对于所述第一位单元(BC1)的写入访问来选择所述第一位线(BL1)；其中，所述写入驱动器(200)被配置成在所述写入操作模式下将所述数据值(D)提供给所述第一位线(BL1)；其中，所述集成电路(10)被配置成在所述写入操作模式下在对于所述第一位单元(BC1)的写入访问期间生成具有下述电压电平的字线电压(WLV)，所述电压电平取决于所述第二位线(BL2)的电压电平的过程。