| 发明名称 | 半导体结构及其制造方法 | ||
| 摘要 | 本发明提供一种半导体结构及其制造方法。通过沟道重建使得源/漏区（110）位于侧墙（240）两侧的部分的顶部高于栅堆叠结构和侧墙（240）的底部，并且所述源/漏区（110）在所述栅堆叠结构和侧墙（240）的底部之下横向扩展超过侧墙（240），达到所述栅堆叠结构的正下方，从而获得抬高源漏MOSFET。本发明大量减少工艺步骤，提高效率并降低成本。 | ||
| 申请公布号 | CN103383914B | 申请公布日期 | 2016.03.02 |
| 申请号 | CN201210135261.5 | 申请日期 | 2012.05.02 |
| 申请人 | 中国科学院微电子研究所 | 发明人 | 董立军;陈大鹏 |
| 分类号 | H01L21/28(2006.01)I;H01L21/336(2006.01)I;H01L29/423(2006.01)I;H01L29/08(2006.01)I;H01L29/78(2006.01)I | 主分类号 | H01L21/28(2006.01)I |
| 代理机构 | 北京汉昊知识产权代理事务所(普通合伙) 11370 | 代理人 | 朱海波 |
| 主权项 | 一种半导体结构的制造方法，该方法包括以下步骤：a)提供衬底(100)；b)在所述衬底(100)上形成伪栅堆叠以及源/漏区(110)；所述伪栅堆叠至少包括伪栅极(210)；所述源/漏区(110)位于所述伪栅堆叠的两侧并延展至所述伪栅堆叠的正下方；c)形成覆盖所述衬底、源/漏区以及伪栅堆叠的层间介质层(300)；d)去除所述层间介质层(300)的一部分以暴露所述伪栅堆叠；e)去除所述伪栅堆叠，以及位于所述伪栅堆叠正下方的衬底的一部分，以形成开口(230)；所述开口(230)的正下方保留部分源/漏区；f)形成附着于所述开口(230)内侧壁的侧墙(240)；其中，侧墙(240)的宽度不大于所述开口(230)正下方保留的部分源/漏区的宽度；g)在开口(230)底部形成栅介质层(250)并填充导电材料(260)，形成栅堆叠结构。 | ||
| 地址 | 100029 北京市朝阳区北土城西路3号 | ||