| 摘要 |
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 적어도 하나의 게이트 구조물 및 복수의 소스/드레인 영역들이 형성된 기판 상에 제1 층간 절연막을 형성하고, 제1 층간 절연막 내에서 복수의 소스/드레인 영역들 중 적어도 하나의 일부 상에 매립형 콘택 플러그를 형성하며, 제1 층간 절연막 및 매립형 콘택 플러그 상에 제2 층간 절연막을 형성하고, 제2 층간 절연막 내에서 매립형 콘택 플러그를 노출시키는 콘택홀을 형성하며, 콘택홀에 소정의 이온을 주입을 하여 매립형 콘택 플러그 내의 상부 영역을 비정질화하고, 제2 층간 절연막 및 콘택홀 상에 하부 전극층을 증착하며, 매립형 콘택 플러그 내의 비정질화된 영역에 금속 실리사이드층을 형성함으로써, 금속 실리사이드층의 균일성이 향상되어 저항이 감소된다. |
