| 发明名称 | ASIC芯片验证方法和可编程门阵列 | ||
| 摘要 | 本发明实施例提供一种ASIC芯片验证方法和可编程门阵列，旨在解决现有技术中FPGA片间连接方法占用I/O管脚资源多或需要降低待验证模块之间接口速率的问题。该方法包括：根据第一待验证模块接口的数量，第一复用/解复用模块将第一待验证模块接口上的接口信号打包成第一复用数据包后发送至第一并/串-串/并转换模块；第一并/串-串/并转换模块将第一复用数据包转换成串行数据后发送。与现有技术相比，减少了对FPGA中I/O管脚的占用，从而简化了FPGA验证平台的设计和PCB的布线等工作。此外，本发明实施例中FPGA的并/串-串/并模块接口(serdes)传输速率高，特别适合待验证模块之间接口速率较高的场景。 | ||
| 申请公布号 | CN101833502B | 申请公布日期 | 2016.03.02 |
| 申请号 | CN201010150082.X | 申请日期 | 2010.04.15 |
| 申请人 | 上海华为技术有限公司 | 发明人 | 高旸;孟凡博;陈继德 |
| 分类号 | G06F11/36(2006.01)I | 主分类号 | G06F11/36(2006.01)I |
| 代理机构 | 深圳市深佳知识产权代理事务所(普通合伙) 44285 | 代理人 | 彭愿洁;李文红 |
| 主权项 | 一种ASIC芯片验证方法，其特征在于，包括：根据第一待验证模块接口的数量，第一复用/解复用模块将所述第一待验证模块接口上的接口信号打包成第一复用数据包后发送至第一并/串‑串/并转换模块，所述第一复用数据包包含多个子数据包；所述第一并/串‑串/并转换模块一次接收一个包含M比特所述接口信号的所述子数据包并将所述M比特的接口信号转换成串行数据后从串行数据口发送出去，所述M为所述第一并/串‑串/并转换模块的数据位宽。 | ||
| 地址 | 200121 上海市浦东新区宁桥路615号 | ||