具有多层垂直栓塞结构的集成电路及其制造方法

摘要

本发明公开了一种具有厚度增长的终止层的多层垂直栓塞结构的集成电路及其制造方法。本发明的方法是利用集成电路包括具有多个导电层与多个介电层交错相叠的叠层件，以形成夹层连接件从一连接件表面延伸至对应的导电层。本发明的方法是形成着落区于叠层件中的多个导电层上。着落区并未完全覆盖叠层件中的导电层。本发明的方法是形成刻蚀终止层于对应的着落区上。刻蚀终止层的厚度与着落区的深度相互关联。本发明的方法是以一介电填充材料填充着落区及刻蚀终止层。本发明的方法是利用一图案化刻蚀工艺，形成多个通孔延伸穿过介电填充材料及刻蚀终止层至多个导电层中的着落区。

主权项

一种集成电路的制造方法，用以形成多个夹层连接件，该集成电路包括：一衬底，该衬底中形成有凹入部；具有该凹入部中的多个导电层及多个介电层交错相叠的一叠层件，最上一导电层在衬底的上表面之下；以及一绝缘区，延伸入该衬底中，将该叠层件与阵列边缘区分离，且该多个夹层连接件是从一连接件表面延伸至该多个导电层的一对应导电层，该制造方法包括：形成多个着落区于该叠层件中的该多个导电层上，该多个着落区并未完全覆盖该叠层件中的该多个导电层；形成多个刻蚀终止层于对应的该多个着落区上，该多个刻蚀终止层的多个厚度将与对应的该多个着落区的多个深度相互关联；利用一介电填充材料填充该多个着落区及该多个刻蚀终止层；以及利用一图案化刻蚀工艺形成多个通孔延伸穿过该介电填充材料及该多个刻蚀终止层至该多个导电层中的该多个着落区。