| 主权项 |
一种CCD 信号处理电路高速数据流仲裁控制方法，包括算法模块（1）、读地址FIFO缓冲模块（2）、读数据FIFO 缓冲模块（3）、写地址FIFO 缓冲模块（4）、写数据FIFO 缓冲模块（5）、DDR2 仲裁控制器（6）和DDR2 控制器（7），算法模块（1）和DDR2 仲裁控制器（6）之间设有缓存读、写信号的读地址FIFO 缓冲模块（2）、读数据FIFO 缓冲模块（3）、写地址FIFO 缓冲模块（4）、写数据FIFO 缓冲模块（5），DDR2 仲裁控制器（6）连接到DDR 控制器(7)，DDR 控制器(7) 直接连接外部的DDR2 存储器（8），其特征是，控制方法如下，第一步，算法模块（1）向DDR2 仲裁控制器（6）提出读、写请求；第二步，读地址FIFO 缓冲模块（2）、读数据FIFO 缓冲模块（3）、写地址FIFO 缓冲模块（4）、写数据FIFO 缓冲模块（5）分别缓存欲读写的地址和数据；第三步，DDR2 仲裁控制器（6）对DDR2 的各种申请进行判断、排序，安排算法控制DDR2存储器（8）；所述的算法模块（1）向DDR2 仲裁控制器（6）提出读请求的过程是：DDR2 仲裁控制器(6) 接收到读停止信号后，将流水线上的数据传输完毕，对该部分FIFO 进行处理：a．当读地址FIFO 缓冲模块（2）的地址不为空，DDR2 仲裁控制器(6) 根据其内部仲裁情况读响应地址数据并存储进读数据FIFO 缓冲模块（3）；b．当读地址FIFO 缓冲模块（2）的地址连续两个时钟周期为空，则忽略该读申请；c．读请求信号上升沿有效，当读地址FIFO 缓冲模块（2）的地址数据充足，即超过高阈值，则申明读停止信号，下降沿有效，DDR2 仲裁控制器（6）不再从读地址FIFO 缓冲模块（2）读取新的地址，将流水线上的数据送完之后停止；所述的算法模块（1）向DDR2 仲裁控制器（6）提出写请求的过程是：a．DDR2 仲裁控制器（6）对算法模块（1）的写请求输出响应，当待写的地址或数据写入FIFO 而达不到高阈值时，申请写申请；当FIFO 中数据不足8 个时，申请写停止信号；b．DDR2 仲裁控制器（6）在接收到写申请后，连续两时钟周期内发现写地址FIFO 缓冲模块（4）和写数据FIFO 缓冲模块（5）中的数据均为空，则忽略该次申请；DDR2 仲裁控制器（6）接收到停止信号后，继续读16 个地址FIFO 和16 个数据FIFO 中的数据写入DDR2 存储器（8），直至地址FIFO 和数据FIFO 中的数据为空；所述的读地址FIFO 缓冲模块（2）控制的过程是：a．算法模块（1）读DDR2 存储器（8）空间的数据之前，需将想读的数据的地址写入读地址FIFO 缓冲模块（2），当读地址FIFO 缓冲模块（2）的存储器空间少于设定的低阈值时，算法模块（1）自动打地址进入到读地址FIFO 缓冲模块（2），当多于设定的高阈值时，自动停止送地址到读地址FIFO 缓冲模块（2）；b．算法模块（1）对欲读的地址个数进行计数，当个数达到想要读的数据的个数，停止送读地址至读地址FIFO 缓冲模块（2）；c．DDR2 仲裁控制器（6）在接收到读请求信号后负责将读地址FIFO 缓冲模块（2）中的地址读出，并读出DDR2 存储器（8）中该地址对应的数据送至读数据FIFO 缓冲模块（3）；所述的读数据FIFO 缓冲模块（3）控制的过程是：a．读数据FIFO 缓冲模块（3）值少于设定的低阈值, 当读地址FIFO 缓冲模块（2）不为空且该轮申请读数据未申请时，向DDR2 仲裁控制器（6）申请向读数据FIFO 缓冲模块（3）中填充数据；当读地址FIFO 缓冲模块（2）连续两时钟周期均为空且该轮申请读数据未申请时，不动作；当读地址FIFO 缓冲模块（2）不为空且该轮申请读数据已申请时，不动作；当并且读地址FIFO 缓冲模块（2）连续两时钟周期均为空且该轮申请读数据已申请时，停止申请；b．读数据FIFO 缓冲模块（3）的数据超过设定的高阈值时，向DDR2 仲裁控制器（6）申请停止填充读数据，DDR2 仲裁控制器（6）将在流水线上的数据传输完结束传输；c．读数据FIFO 缓冲模块（３）数据处于高阈值和低阈值之间时，当未申请读数据，不动作；当申请了读数据，且读地址FIFO 不为空，不动作；当连续两个时钟周期读地址FIFO 为空，申请停止传输数据；所述的写地址FIFO 缓冲模块（4）、写数据FIFO 缓冲模块（5）控制的过程是：算法模块（1）将欲写的地址和数据发送至写地址FIFO 缓冲模块（4）和写数据FIFO 缓冲模块（5），a．当写地址FIFO 缓冲模块（4）和写数据FIFO 缓冲模块（5）的数据超过设定的高阈值时，向DDR2 仲裁控制器（6）申请将写地址FIFO 缓冲模块（4）和写数据FIFO 缓冲模块（5）中的数据写入相对应地址；b．当数据低于设定的低阈值时申请停止写操作，DDR2 仲裁控制器（6）收到写停止信号后，除将流水线上的数据全部写入相对应地址外，在地址寄存器中地址不空时，还需另写入16 个地址的数据。 |
