非易失性存储器及其列解码器

摘要

一种非易失性存储器及其列解码器。该列解码器包括存储器阵列、行解码器、列解码器、写入缓冲器以及感测电路。列解码器包括一编程用解码器以及一读取用解码器。编程用解码器连接至存储器阵列的n条位线。读取用解码器连接至存储器阵列的n条位线。在编程周期时，编程用控制信号组动作并使得编程用解码决定选定记忆胞，且选定记忆胞产生的记忆胞电流经由编程用解码器与编程用数据线流向写入缓冲器。另外，在读取周期时，读取用控制信号组动作并使得读取用解码器决定选定记忆胞，且选定记忆胞产生的记忆胞电流经由读取用解码器与读取用数据线流向感测电路。

主权项

一种非易失性存储器，包括：存储器阵列，具有m×n个记忆胞，且该存储器阵列连接至m条字线与n条位线；行解码器，连接至该m条字线，其中该行解码器驱动该m条字线其中之一，用以决定一选定行，且该选定行所连接的n个记忆胞皆对应地连接该n条位线；列解码器，包括一编程用解码器连接至该n条位线以及一读取用解码器连接至该n条位线，其中该编程用解码器受控于编程用控制信号组，该读取用解码器受控于读取用控制信号组；写入缓冲器，经由编程用数据线连接至该编程用解码器；以及感测电路，经由读取用数据线连接至该读取用解码器；其中，在编程周期时，该读取用控制信号组不动作且该编程用控制信号组动作，使得该编程用解码器由该选定行中决定一选定记忆胞，且该选定记忆胞产生的记忆胞电流经由该编程用解码器与该编程用数据线流向该写入缓冲器；其中，在读取周期时，该编程用控制信号组不动作且该读取用控制信号组动作，使得该读取用解码器由该选定行中决定该选定记忆胞，且该选定记忆胞产生的该记忆胞电流经由该读取用解码器与该读取用数据线流向该感测电路。